[发明专利]一种电路老化时序分析方法及系统

说明书

本公开提供了一种电路老化时序分析方法，包括：S1，获取电路中同构路径；S2，对同构路径进行分析，以获得同构路径的工作状态；S3，获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；S4，对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。另一方面，本公开还提供了一种电路老化时序分析系统。本公开中的方案根据工作状态对路径延时的影响大小对同构的路径进行排序，根据路径的排序仅对部分路径进行时序分析，对其他未进行时序分析的部分路径复用已进行时序分析的路径的时序分析结果，在确保时序分析精度的基础上提供了集成芯片的时序分析速度。

技术领域

本公开涉及电路时序分析技术领域，尤其涉及一种电路老化时序分析方法及系统。

背景技术

传统加速SoC时序分析的方法之一是检测同构路径，即对两条或多条路径上各自的电路单元及电路单元相互之间的连接关系所构成的图G(V，E)检测他们是否同构的，对同构的若干条路径仅对其中一条路径进行时序分析，同构的其余路径复用其中一条路径的时序分析结果。器件老化对电路时序影响可忽略，且实际工作电压一致时，这种同构检测同构路径，复用其中一条路径时序分析结果的是分析加速方法是可行的。随着集成电路工艺特征尺寸的缩小，器件老化明显，对路径时序的影响不可忽略，且对于结构和连接关系同构的不同路径，因其工作历史过程上输入信号的高低电平分布不同等原因导致同构的不同路径上对应的若干器件的受压和恢复的历史不一致，因此在同一时间点上原本对应相同的器件处于不同的老化状态，使得这些同构的路径呈现不同的时序，因而使得现有同构检测同构路径、复用一条路径时序分析结果的时序分析加速方法变得不可行。对于宽可变电压工作的电路，电路在较高电压下工作所导致的老化累积对电路切换到低电压、特别是亚阈值电压工作时的时序有很显著的影响，现有的这种时序分析加速方法会导致明显的误差甚至时序分析错误。电路在较高电压工作时，器件工作在超阈值区，电源线上的IR压降导致电路单元实际工作电压与设计工作电压的偏移对电路单元的延时偏差影响很小，因为器件工作在Ids-Vds关系曲线的饱和区，该区域的电流随Vds的增加而呈微小的线性变化。电路在较低电压、特别是亚阈值工作时，器件工作在亚阈值区，电源线上的IR压降导致电路单元实际工作电压与设计工作电压的偏移尽管很小，但对电路单元的延时偏差影响显著，因为器件工作在Ids-Vgs关系曲线的亚阈值区，该区域的电流与工作电压呈指数变化关系。因此，现有这种同构检测同构路径，复用其中一条路径时序分析结果的分析加速方法因电源线上的IR压降不同导致不同路径上的电路单元实际工作电压不同，这种实际工作电压差异导致低电压工作路径延时差异显著增大，现有的这种时序分析加速方法会导致明显的误差甚至时序分析错误。

发明内容

(一)要解决的技术问题

本公开提供了一种电路老化时序分析方法及系统，至少解决以上技术问题。

(二)技术方案

本公开提供了一种电路老化时序分析方法，包括：S1，获取电路中同构路径；S2，对同构路径进行分析，以获得同构路径的工作状态；S3，获得工作状态对延时的影响大小，并根据影响大小对同构路径按预设规则进行排序；S4，对部分同构路径进行时序分析，对另一部分同构路径复用已进行时序分析的时序分析结果。

可选地，步骤S2包括：对电路进行IR分析，以获得每一时序路径上每一电路单元的实际工作电压；和/或对电路进行热力分析，以获得每一时序路径上每一电路单元的每一器件的实际工作温度；和/或对电路进行逻辑仿真分析，以获得每一器件的特征参数，进而获得电路设计工作寿命时间点器件的老化状态，其中，特征参数包括器件控制信号的频率、时间占空比、高电平所对应的电压值。

可选地，获得工作状态对延伸的影响大小包括：获得实际工作电压偏离设计工作电压所导致的延时漂移；和/或获得实际工作温度偏离设计工作温度所导致的延时漂移；和/或获得器件老化偏离器件0老化所导致的延时漂移。

可选地，预设规则包括从小到大或从大到小。