[发明专利]数据组块的增强读取

说明书

可以使用主机性能增强器(HPB)从数据存储装置读取数据。读取命令中的已编码HPB条目提供物理块地址(PBA)以及延行长度。逻辑块地址(LBA)、PBA和延行长度置于HPB读取缓冲器表中。所述HPB读取缓冲器表位于主机装置中。当所述数据存储装置接收到所述读取命令时，所述数据存储装置从所述读取命令读取所述LBA、传送长度和HPB条目。所述HPB条目含有用于所述LBA的所述PBA以及所述将读取的数据的所述延行长度。对于非顺序读取，所述HPB含有所述LBA、传送长度，以及对存储于所述数据存储装置中的写入缓冲器表的参考。

技术领域

本公开的实施例大体上涉及使用主机性能增强器(host performance booster，HPB)读取数据。

背景技术

对数据文件的顺序存取意味着计算机系统循序地对文件读取或写入信息，从文件的开端开始且逐步地前进。另一方面，随机存取意味着计算机系统可以在数据文件中的任何地方读取或写入信息。在典型情境中，约50％的读取是4K大小，但在许多情况下，读取8K-128K的随机数据。

用于将数据的逻辑地址转换为快闪存储器上的物理地址的快闪管理存储于保存在快闪转换层(FTL)中的表中。快闪管理通常以4K数据单元的粒度执行。FTL表存储于快闪存储器的特殊区域中。小高速缓冲存储器经常保持于数据存储装置上的RAM中以改进随机读取性能。存储小高速缓冲存储器必然带来所支持的随机范围上的性能折衷。范围越大，需要的RAM越多。在成本敏感的装置中，随机范围通常受限。

为了不同地考虑此问题，通用快闪存储(UFS)团体已经研究方法以通过将高速缓冲存储器移动到主机存储器来改进随机读取性能。在主机装置中的大DRAM比在数据存储装置SRAM中更有成本效益。为了实施DRAM高速缓冲存储器，已经定义HPB协议。在HPB方法中，每一4K逻辑地址具有相关联8B条目，其以装置专有格式提供介质上的物理块地址(PBA)。

数据存储装置负责提供用于每一4K数据单位的8字节HPB条目。主机则负责提供此8字节条目作为数据读取命令的部分。此方法的限制在于方法仅优化4K的读取。由于良好百分比的随机读取大于4K，因此仍存在改进的空间。

因此，此项技术中需要使用HPB的改进读取。

发明内容

本公开大体上涉及使用读取命令中的经编码HPB条目来提供PBA以及延行长度。逻辑块地址(LBA)、PBA和延行长度置于HPB读取缓冲器表中。HPB读取缓冲器表位于主机装置中。当数据存储装置接收到读取命令时，数据存储装置将从读取命令读取LBA、传送长度和HPB条目。HPB条目将含有用于LBA的PBA以及写入于快闪中的数据的延行长度。对于可能尚未循序地写入的数据的读取，HPB将含有LBA、传送长度，以及对存储于数据存储装置中的写入缓冲器表中的条目的参考。

在一个实施例中，数据存储装置包括存储器装置和耦合到存储器装置的控制器，其中控制器被配置成产生主机性能增强器(HPB)读取缓冲器表。HPB表包含逻辑块地址(LBA)、物理块地址(PBA)和PBA的延行长度，以及将HPB读取缓冲器表递送到主机装置。

在另一实施例中，数据存储装置包括存储器装置和耦合到存储器装置的控制器。控制器被配置成：接收主机性能增强器(HPB)读取命令，其中HPB命令包含未加密的延行长度；从HPB命令回顾已编码的信息；检取所请求的数据；以及将所请求的数据递送到主机装置。

在另一实施例中，数据存储装置包括存储器装置、耦合到存储器装置的控制器，以及用以产生主机性能增强器(HPB)读取缓冲器表的构件，其中HPB读取缓冲器表包含8字节HPB条目的表，每LBA一个条目。

附图说明

为了可以详细地理解本公开的上述特征，可通过参考实施例来作出上文简要地概括的本公开的更加具体的描述，所述实施例中的一些实施例在附图中得以说明。然而，应注意，附图仅说明本公开的典型实施例且因此不应被视为限制本公开的范围，因为本公开可以承认其它同等有效的实施例。