[发明专利]一种在DDR3中基于时分复用进行读写控制的装置

说明书

本发明针对要在一片DDR3上完成多路独立信号的数据存储及转换的问题首先需要合理实现DDR3针对不同信号的读写控制的问题，提供一种在DDR3中基于时分复用进行读写控制的装置，包括时分复用模块、DDR3写控制状态机模块、DDR3读控制状态机模块和DDR3读写数据模块、DDR3读写地址模块及读写命令信号产生模块；时分复用模块用于产生各独立信号的专属读时隙和写时隙，各路径信号读、写过程完全独立；DDR3读、写控制状态机模块分别用于控制DDR3的数据读、写过程；DDR3的读写数据、地址及读写命令信号产生模块用于完成和DDR3最直接的数据交互过程。本发明硬件实现结构简单，灵活可配置，可降低实现成本，在一定条件下可提高系统运行频率。

技术领域

本发明涉及DDR3内存的读写控制技术，特别涉及在DDR3中进行时分复用读写控制的技术。

背景技术

人类对各方面需求的提高促进了科学技术的日益发展，作为目前内存使用非常广泛的双倍速率同步动态存储器DDR SDRAM(Double Data Rate Synchronous DynamicRandom Access Memory)，也得到了快速的发展。由于DDR3的高速率，功耗、发热量较小和成本相对较低的原因，使得DDR3目前在FPGA开发板上得到了广泛的使用。在FPGA实现上使用DDR3，一方面是为了存储大容量的数据，以降低FPGA芯片内的存储资源消耗；二是利用DDR3的高速率性，可以提高系统的数据吞吐率和降低处理延迟时间。此外通过DDR3还可以方便的将大量的数据通过DMA的方式传给CPU。

由于对技术需求的提高，往往在一些硬件实现上会需要在一块芯片上处理多路信号数据，比如对于一个需要支持多用户接入且支持多信息速率的无线通信系统，其基带处理需要在FPGA中来实现，为了改善多路信号带来的资源消耗问题，此时会考虑使用DDR3来存储中间处理的数据，但是又基于成本及DDR3存储特点的考虑，在需要处理多路独立信号时，DDR同一时间只能支持一路信号进行读或写。在不能对每一路独立信号都配备一片DDR3时，一种比较容易想到的解决方法就是在一片DDR3上对多路独立信号进行数据处理，这样就出现了需要在一片DDR3上完成多路独立信号的数据存储及转换的问题，要解决这个问题首先需要合理实现DDR3针对不同信号的读写控制。

发明内容

本发明为解决上述技术问题是，提供一种在DDR3针对不同信号实现读写控制的装置。

本发明为解决上述技术问题所采用的技术方案是，一种在DDR3中基于时分复用进行读写控制的装置，包括时分复用模块、DDR3写控制状态机模块、DDR3读控制状态机模块和DDR3读写数据模块、DDR3读写地址模块及读写命令信号产生模块；

时分复用模块用于产生各独立信号的专属读时隙和写时隙，各路径信号的读、写时刻不相关，读、写过程完全独立；

DDR3读、写控制状态机模块分别用于控制DDR3的数据读、写过程；采用状态机的形式；读控制状态机在各读时隙内在中生成读操作使能信号发送至DDR3的读写数据、地址及读写命令信号产生模块；写控制状态机在各写时隙内在生成写操作使能信号发送至DDR3的读写数据、地址及读写命令信号产生模块；

DDR3的读写数据、地址及读写命令信号产生模块用于完成和DDR3最直接的数据交互过程；

DDR3读写地址模块用于，在收到读或写操作使能信号之后，在对应的读或写时隙内，产生读或写地址信号发送至DDR3的IP核；

DDR3读写数据模块用于，在收到读或写操作使能信号之后，在对应的读或写时隙内，根据读或写命令控制信号和读或写地址信号，通过DDR3的IP核实现DDR3对应的读或写地址上的数据读出或写入；

读写命令信号产生模块用于，在收到读或写操作使能信号之后，对应的读或写时隙内，产生DDR3的读或写命令信号并发送至DDR3的IP核。