[发明专利]一种均衡训练方法、装置及系统

说明书

本申请提供一种均衡训练方法、装置及系统，包括：获取主芯片与从芯片在均衡训练的目标阶段的训练速率；确定所述目标阶段的训练速率所在的目标速率阈值区间，根据N+1个速率阈值区间与N+1个均衡超时时间的对应关系，确定所述目标速率阈值区间对应的目标均衡超时时间，并将所述目标均衡超时时间配置为所述目标阶段的均衡超时时间；则所述主芯片与所述从芯片在所述目标阶段的均衡超时时间内进行所述目标阶段的均衡训练。该方法能够针对每次均衡训练过程，灵活的配置用于均衡训练的均衡超时时间，从而使配置的均衡超时时间更符合当前用于链路协商的训练速率，更好的保证了在配置的均衡超时时间内，找到均衡参数，提升了均衡训练成功率。

技术领域

本申请涉及芯片技术领域，尤其涉及一种均衡训练方法、装置及系统。

背景技术

高速串行计算机扩展总线标准(peripheral component interconnect express，PCIe)是一种计算机扩展总线标准，PCIe总线常用于计算机系统、服务器、存储器、手机等需要高速传输数据的处理器中，来连接外围设备。所述PCIe规定，通信系统(例如，主芯片与从芯片之间的链路协商)上电后先进行链路协商，成功协商后，才建立高速链路进行业务数据的收发。其中，从PCIe3.0开始，在进行链路协商时，提供了用以补偿因链路损耗引起信号质量问题的均衡训练机制。

所述均衡训练机制包括均衡训练阶段一至均衡训练阶段四(phase0～phase3)，共4个阶段。当前，均衡训练的每一阶段都规定了固定的均衡超时时间，例如，Phase2和Phase3阶段规定的均衡超时时间的最大时限通常为32ms。其中，所述通信系统如果在规定的均衡超时时间内均衡训练未完成，便会触发超时，并宣布链路均衡失败。

而随着通信速率的飞速提升，在更高速的链路中进行通信传输时，所述通信系统需要更为复杂的均衡电路结构以及数量庞大的均衡参数。也就意味着，该种情况下，在均衡训练阶段中，确定均衡参数需要花费更长的时间，甚至远远超出所述PCIe协议目前规定的最大时限32ms的均衡超时时间。因此，在更高速的链路中进行通信传输时，链路协商成功率较低。

综上，目前进行均衡训练的方式不够灵活，无法适用更高速的链路协商。

发明内容

本申请提供一种均衡训练方法，用以更灵活的进行均衡训练，提升高速链路协商的成功率。进一步的，本申请还提供了执行该方法的装置及系统，以及在执行该方法中用到的一种芯片。

第一方面，本申请实施例提供一种均衡训练方法，该方法包括下述步骤：

获取主芯片与从芯片在均衡训练的目标阶段的训练速率，所述目标阶段是指第三阶段或第四阶段；确定所述目标阶段的训练速率所在的目标速率阈值区间，根据N+1个速率阈值区间与N+1个均衡超时时间的对应关系，确定所述目标速率阈值区间对应的目标均衡超时时间，并将所述目标均衡超时时间配置为所述目标阶段的均衡超时时间，N个速率阈值是预先确定的，且N是大于或等于0的整数，其中，所述速率阈值区间越大，则对应的所述均衡超时时间越大；则所述主芯片与所述从芯片在所述目标阶段的均衡超时时间内进行所述目标阶段的均衡训练。

基于该方案，本发明实施例能够针对每次均衡训练阶段，灵活的配置用于均衡训练的均衡超时时间，从而使配置的均衡超时时间更符合当前用于协商的训练速率。已知的，在均衡的各个阶段，如果芯片的均衡操作不能在均衡超时时间内完成，则该芯片将会退出均衡，进而导致该芯片和对端芯片之间的链路协商失败。而本申请中，均衡训练阶段中配置的均衡超时时间是根据所述均衡训练阶段的训练速率确定的。因此，所述均衡训练阶段配置的均衡超时时间较为充足，能够更好的保证所述均衡训练阶段的操作顺利完成，不会由于时间不充裕而退出。因此，本申请提供的方法能够在一定程度上提升链路协商成功率。

需要说明的是，在该芯片为主芯片时，所述对端芯片为从芯片。在该芯片为从芯片时，所述对端芯片为主芯片。