[发明专利]一种基于CPLD的FPGA可靠加载的方法

说明书

本发明提出了一种基于CPLD的FPGA可靠加载方法，包括以下步骤：加载步骤：CPLD的加载逻辑控制模块通过FPGA的DONE信号，检测FPGA加载成功与否。如果未加载成功，则置FPGA的PROGRAM信号有效，启动FPGA从PROM中再加载。复位步骤：CPLD的复位控制逻辑通过对FPGA的输出DONE信号和MAX706的复位输出RESET#信号处理，以保证FPGA再加载后FPGA内部逻辑可正常工作。该方法不依赖处理器CPU，纯硬件架构实现，该方法可靠性高，通用性好，使用过程稳定可靠，在航空航天领域具有广阔的应用前景。

技术领域

本发明属于机载计算机领域，涉及一种FPGA配置文件的可靠加载的方法。

背景技术

某型飞机机电管理分系统的远程接口单元设置有独立控制模块，实现火警监控告警和机翼折叠控制功能。独立控制模块采用纯硬件实现，选择FPGA作为控制器。系统上电后，FPGA从PROM中加载配置文件(PROM和FPGA是两个独立的器件)，然后执行控制逻辑。

在以往机载产品中，因为电源抖动等因素出现过多起FPGA加载不成功，引起产品降级或输入输出异常，导致产品不能正常工作，因为有必要提供一种FPGA配置文件的可靠加载的方法。

发明内容

本发明目的：提出了一种FPGA的可靠加载方法，实现FPGA在加载失败时，能够进行FPGA再加载，从而保证了机载产品的可靠性。

为实现上述目的，本发明提出以下技术方案：

一种基于CPLD的FPGA可靠加载的方法，包括：

加载步骤：系统上电后，CPLD通过检测FPGA的DONE信号，判断FPGA当前加载成功与否；如果未加载成功，则CPLD置FPGA的PROGRAM信号有效，使能FPGA启动自身加载程序从PROM中再加载；

复位步骤：CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑运算，得出FPGA的复位输入信号RESET#，以保证FPGA再加载后FPGA内部逻辑正常工作。

进一步地，所述加载步骤和复位步骤，是基于CPLD内部设置的再加载控制逻辑电路和复位控制逻辑电路分别实现的。本发明可使用纯硬件架构实现，在加载和再加载过程中不需要处理器CPU干预，加载速度更快，故障模式更少。

进一步地，所述CPLD对FPGA的DONE信号和复位监控芯片的复位输出信号进行逻辑与运算，输出信号作为FPGA的复位输入信号RESET#，FPGA的复位输入信号RESET#为低电平有效。

进一步地，在FPGA加载过程中，FPGA的DONE输出引脚输出低电平；在FPGA加载完成后，FPGA的DONE输出引脚输出高电平；所述判断FPGA当前加载成功与否，具体是检测到FPGA的DONE信号为低电平持续设定时长，则判定为加载失败；在FPGA加载完成后，FPGA的PROGRAM输入引脚一直为高；所述CPLD置FPGA的PROGRAM信号有效，具体是CPLD将PROGRAM输入引脚先拉低再拉高形成触发脉冲，从而使能FPGA启动自身加载程序进行再加载。

进一步地，系统上电后，如果检测到FPGA的DONE信号为低电平持续500ms，判定为加载失败，则CPLD置FPGA的PROGRAM信号低电平脉冲持续300ns，FPGA检测到PROGRAM信号为低则启动自身加载程序进行再加载。

一种实现上述基于CPLD的FPGA可靠加载的方法的系统，包括FPGA、CPLD和复位监控芯片；所述CPLD内部设置有再加载控制逻辑电路和复位控制逻辑电路；

所述CPLD的引脚包括：复位输入引脚RST、复位FPGA输出引脚FPGA_RST、FPGA加载指示输入引脚DONE_I、FPGA加载输出引脚PROG；