[发明专利]一种芯片测试方法和装置

说明书

本申请实施例公开了一种芯片测试方法和装置。所述方法包括：在检测到对芯片进行晶圆CP测试后，获取所述芯片用于输出测试向量的返回结果的输入输出IO端口的输出时延信息；控制所述输出时延的数值减小；按照减小后的输出时延，输出所述测试向量的返回结果。

技术领域

本申请实施例涉及信息处理领域，尤指一种芯片测试方法和装置。

背景技术

集成电路芯片一般都包括CPU态和测试态，在成为产品前都要在测试态经过wafer级的CP(Chip Probing,晶圆测试)测试，为了提高测试效率，通常测试向量pattern是按照时钟clk进行变化的。pattern的时钟和数据通过输入输出(Input/Output，IO)端口输入到芯片内部被使用，芯片内部运算完毕后将结果返回给CP机台。

在实际应用中，CP测试的效率有待提高。

发明内容

为了解决上述任一技术问题，本申请实施例提供了一种芯片测试方法和装置。

为了达到本申请实施例目的，本申请实施例提供了一种芯片测试方法，包括：

在检测到对芯片进行晶圆CP测试后，获取所述芯片用于输出测试向量的返回结果的输入输出IO端口的输出时延信息；

控制所述输出时延的数值减小；

按照减小后的输出时延，输出所述测试向量的返回结果。

一种芯片测试装置，包括：

获取模块，设置为在检测到对芯片进行晶圆CP测试后，获取所述芯片用于输出测试向量的返回结果的输入输出IO端口的输出时延信息；

控制模块，设置为控制所述输出时延的数值减小；

输出模块，设置为按照减小后的输出时延，输出所述测试向量的返回结果。

一种存储介质，所述存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上文所述的方法。

一种电子装置，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上文所述的方法。

上述技术方案中的一个技术方案具有如下优点或有益效果：

在检测到对芯片进行晶圆CP测试后，获取所述测试向量的返回结果的IO端口的输出时延信息，控制所述输出时延的数值减小，按照减小后的输出时延，输出所述测试向量的返回结果，通过将IO端口的输出时延减小，可以有效提高返回结果的输出速度，达到提高测试频率的目的，从而提高CP测试的效率。

本申请实施例的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例而了解。本申请实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本申请实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请实施例的实施例一起用于解释本申请实施例的技术方案，并不构成对本申请实施例技术方案的限制。

图1为本申请实施例提供的芯片测试方法的流程图；

图2为本申请实施例提供的芯片测试装置的结构图。

具体实施方式

为使本申请实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本申请实施例的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请实施例中的实施例及实施例中的特征可以相互任意组合。

在实现本申请过程中，发明人对相关技术进行了技术分析，发现相关技术至少存在如下问题，包括：