[发明专利]失效位数目计数电路及非易失性半导体储存装置

说明书

失效位数目计数电路包含由串行电路构成的数据传送电路，在串行电路中开关组件经串联连接，开关组件经接通以用于来自每一页缓冲器部分的指示通过位的计算结果数据且经断开以用于指示失效位的计算结果数据；控制电路将计数启用信号输入至数据传送电路的输入端子，且依序传送计数启用信号直至下一开关组件对应于具有默认周期的频率而经由串行电路断开为止；且失效位数目计数电路包含频率计数器，在计数启用信号经输入至数据传送电路的一个输入端子之后直至计数启用信号达到数据传送电路的另一输出端子为止的频率的数目通过频率计数器经计数为失效位数目。

技术领域

本发明涉及用于如闪存以及类似者的电可重写非易失性半导体储存装置(电可抹除可程序化只读存储器(electrically erasable programmable read-only memory；EEPROM))的失效位数目计数电路，且涉及配备有失效位数目计数电路的非易失性半导体储存装置。本申请案主张2019年6月12日申请的日本申请案第2019-109833号的优先权益。以上所提及的专利申请案的全部内容特此以引用的方式并入本文中，且成为本说明书的一部分

背景技术

NAND型非易失性半导体储存装置为已知的，其中多个内存胞元晶体管(下文中称为内存胞元)经串联连接在位线与源极线之间以构成NAND串且实现高整合度(例如，参见专利文献1至专利文献4)。

在EEPROM闪存中，尤其在NAND型闪存中，数据写入及数据读取通常执行于页单元中且藉此高速数据写入及数据读取可有效地经执行，且数据抹除通常执行于包含多个页的区块单元中且藉此高速数据抹除可经执行。由于NAND型闪存经加载有误差校正码(errorcorrecting code；ECC)电路，即使误差在读取及写入操作期间产生，但误差可通过加载的误差校正码电路进行校正，且因此可校正失效位数目经包含。

NAND型闪存包含由多个数组区块或内存区块组成的数组；大体而言，数组包含可接受的不良区块且不良区块基本上不使用。当在装运之前对经封装或成品NAND型闪存组件执行测试操作时，在判定内存装置为数组的正常数组区块中的至少一者包含失效位的内存装置时舍弃所述内存装置。若在测试操作中找到的数组区块的失效位的数目并不超出可校正失效位数目，则包含测试操作中判定的不良区块的NAND型闪存可使用误差校正码电路且藉此改进良率。

鉴于此，提出一种方法，其中连接至页缓冲器的失效位数目电路经配置以在较短时间下计数失效位数目(例如，参见专利文献5)。

另外，在专利文献6中，提出一种用于正确地计数在程序化非易失性半导体储存装置中的数据或读取数据的过程中产生的失效位的数目且用于改进良率的失效位数目计数方法。在失效位数目计数方法中，失效位侦测区块对应于失效位侦测命令信号而操作，判定由行选择电路选择的数据位是否包含失效位，且输出遵从判定结果的失效旗标信号。失效位数目器及锁存区块相对于在对应于失效旗标信号而选择的内存胞元列中储存的数据位来计数失效位的数目，且储存指示所计数的失效位的数目的失效码。数据输出缓冲区块读出失效码且在失效位读取命令信号的激活间隔之间使失效码与启用信号同步，且通过输入输出引脚将失效码输出至外部。

图1为表示在现有实例的NAND型闪存中使用的页缓冲器201及失效位侦测电路的构成的方块图。