[发明专利]多路同步串行数据总线转换为并行数据总线的装置及方法

权利要求书

1.一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，包括：通道位数计数器、通道位数计数保持计数器和数据寄存器；

其中，所述通道位数计数保持计数器接收经反相的位同步时钟信号，对其高电平进行计数，并生成通道位数计数保持使能信号，传输至通道位数计数器；

通道位数计数器接收经反相的位同步时钟信号，以及通道位数计数器，当二者均有效时，对经反相的位同步时钟信号的高电平进行计数，并将ADC数据码流传输至移位寄存器；所述移位寄存器接收经反相的位同步时钟信号，当所述经反相的位同步时钟信号高电平时，所述移位寄存器均同时向左移动一位数据；完成一帧ADC数据码流计数时，将移位寄存器中的ADC数据存储至数据寄存器。

2.如权利要求1所述一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，所述通道位数计数器完成一帧ADC数据码流计数时，还输出ADC数据格式转换完成的脉冲信号。

3.如权利要求1所述一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，所述通道位数计数器完成一帧ADC数据码流计数时，若位同步时钟信号同时有效，则生成计数器清零信号。

4.如权利要求1所述一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，所述通道位数计数保持计数器对经反相的位同步时钟信号计数到预设大小时，通道位数计数保持使能信号失效。

5.如权利要求3所述一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，所述装置还包括写清零器，接收外部微处理器的写信号，以及外部微处理器的并行总线指向所述数据寄存器空间的选通信号，当二者均有效时，生成数据寄存器清零信号，数据寄存器清零信号和计数器清零信号中其中之一有效时，生成移位寄存器清零信号。

6.如权利要求5所述一种多路同步串行数据总线转换为并行数据总线的装置，其特征在于，所述装置还包括帧同步清零计数器，接收帧同步脉冲信号并对其进行反相，当经反相的帧同步脉冲信号发生上升沿跳变，且通道位数计数保持使能信号失效时，生成帧同步清零信号。

7.一种用于权利要求1-6任一所述的多路同步串行数据总线转换为并行数据总线的装置的方法，其特征在于，包括：

自串行数据总线接收串行数据码流，对位同步时钟信号进行反相操作；

对经反相的位同步时钟信号的高电平进行持续计数，并将ADC数据码流传输至移位寄存器；

完成一帧ADC数据码流计数时，将移位寄存器中的ADC数据存储至数据寄存器，完成串行数据到并行数据的转换。

8.如权利要求7所述的用于 多路同步串行数据总线转换为并行数据总线的装置的方法，其特征在于，完成一帧ADC数据码流计数时，还输出ADC数据格式转换完成的脉冲信号。

9.如权利要求7所述一种用于 多路同步串行数据总线转换为并行数据总线的装置的方法，其特征在于，完成一帧ADC数据码流计数时，若位同步时钟信号处于高电平，则生成计数器清零信号。