[发明专利]一种时序控制器及显示面板

说明书

本申请公开了一种时序控制器，其包括接收模块、分组模块、行存储模块、图像处理模块、重组模块以及输出模块；本申请提供的时序控制器，通过分组模块将像素数据按照存储长度分为多段，再将多段像素数据分段依序存入行存储模块，降低了对行存储模块中存储长度的要求。

技术领域

本申请涉及显示技术领域，尤其涉及显示存储技术领域，具体涉及一种时序控制器及显示面板。

背景技术

在显示面板行业，时序控制器作为显示面板的核心控制部件之一，大多需要用到线缓冲器，用于缓存像素数据，而线缓冲器的存储长度要求能够至少缓存一像素数据，常用一般为30比特的存储长度，即每个存储单元的存储长度不能小于任一像素数据的存储长度。

随着显示面板的尺寸和分辨率越来越大，每个像素数据所需的存储长度也随着算法精度的提高而增长，可能需要存储单元的存储长度扩容至36比特或者42比特，甚至更高的存储长度，因此，对于线缓冲器中存储单元的存储长度要求也越来越高，而且，随着存储单元的存储长度的增长，势必会增加线缓冲器的使用成本。

发明内容

本申请提供一种时序控制器，解决了随着显示面板的尺寸和分辨率增大，导致时序控制器中线缓冲器的存储长度增加的问题。

第一方面，本申请提供了一种时序控制器，其包括接收模块、分组模块、行存储模块、图像处理模块、重组模块以及输出模块；接收模块，用于接入视频源中存储长度为N比特的像素数据；分组模块，与接收模块的输出端连接，用于接入像素数据，并按照存储长度分组像素数据为X段，且位于分组接合处的相邻段像素数据具有叠合区，叠合区的存储长度为M比特；行存储模块，与分组模块的输出端连接，用于在不同的存储分区中依序存储X段的像素数据；图像处理模块，与行存储模块连接，用于依序读出及处理X段的像素数据；重组模块，与图像处理模块的输出端连接，用于接入X段的像素数据，且擦除位于每段像素数据尾端的叠合区，和重组X段的像素数据；以及输出模块，与重组模块的输出端连接，用于输出像素数据。

基于第一方面，在第一方面的第一种实施方式中，X为大于1的正数。

基于第一方面的第一种实施方式，在第一方面的第二种实施方式中，M小于N/X。

基于第一方面，在第一方面的第三种实施方式中，图像处理模块包括控制单元和过驱动单元；控制单元与接收模块、分组模块、行存储模块、重组模块、输出模块以及过驱动单元连接；过驱动单元的输入端与行存储模块的输出端连接；过驱动单元的输出端与重组模块的输入端连接。

基于第一方面的第三种实施方式，在第一方面的第四种实施方式中，图像处理模块还包括白平衡测试单元；白平衡测试单元与控制单元连接；白平衡测试单元的输入端与过驱动单元的输出端连接；白平衡测试单元的输出端与重组模块的输入端连接。

基于第一方面，在第一方面的第五种实施方式中，M为至少一个比特的存储长度。

基于第一方面的第一种实施方式，在第一方面的第六种实施方式中，X为不小于2的正整数。

基于第一方面的第五种实施方式，在第一方面的第七种实施方式中，M为8个比特的存储长度。

第二方面，本申请提供了一种显示面板，其包括上述任一实施方式中的时序控制器。

基于第二方面，在第二方面的第一种实施方式中，显示面板还包括源驱动器；时序控制器的输出端与源驱动器的输入端连接。

本申请提供的时序控制器，通过分组模块将像素数据按照存储长度分为多段，再将多段的像素数据分段依序存入行存储模块，降低了对行存储模块的存储长度的要求，然后通过重组模块将分段后的像素数据进行复原，并不影响像素数据的正常输出及使用。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。