[发明专利]用于低电压的列译码电路

说明书

本申请公开了一种应用于低电压的列译码电路，涉及存储器技术领域。该用于低电压的列译码电路至少包括反相器、PMOS管和NMOS管；反相器的输出端与第一PMOS管、第一NMOS管连接；第一PMOS管与第一NMOS管连接后与第二NMOS管连接，第二NMOS管连接灵敏放大器、存储单元；第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反；解决了现有的列译码电路在低电压应用中结构面积大、功耗高的问题；达到了既不增加额外的电容或高压产生电路，也不增加额外功耗，实现低电压下列译码电路正常工作的效果。

技术领域

本申请涉及存储器技术领域，具体涉及一种用于低电压的列译码电路。

背景技术

存储器被用于存储数据，一个存储器包括多个存储单元。存储器的外围电路中包括列译码电路，列译码电路与存储器中存储单元的位线连接。当对存储器中的某个存储单元进行读写等操作时，通过列译码电路选中对存储单元的地址进行译码，选中该存储单元所在的列。

图1示出了一种现有的列译码电路的结构示意图，当进行读取操作时，Y端选中置高电平，N1管开启，由灵敏放大器SA产生的CL端电压传至存储单元CELL的BL(Bit Line，位线)端，一般CL端的电压为0.6V至1V左右。

而在低电压应用中，由于电源电压小于0.6V，会导致N1管无法开启，因此会在列译码电路的输入端Y端后加入一级电平转换电路LS，令YS端即N1管的栅极电压处于高于电源电压的电位VDP，电位VDP满足VDP-VT_N1＞0.6V，VT_N1为N1管的阈值电压，保证了N1管正常开启。

然而，虽然在低电压应用中，列译码电路能正常工作，但是额外增加的电平转换电路和用于产生电位VDP的升压电路增加了功耗和结构面积。

发明内容

本申请提供了一种用于低电压的列译码电路，可以解决相关技术中列译码电路结构面积大、功耗高的问题。

一方面，本申请实施例提供了一种用于低电压的列译码电路，至少包括反相器、若干个PMOS管和NMOS管；

反相器的输入端为列译码电路的输入端，反相器的输出端与第一PMOS管的栅极、第一NMOS管的栅极连接；

第一PMOS管的源极与第一NMOS管的漏极连接后与第二NMOS管连接，第二NMOS管的漏极连接灵敏放大器，第二NMOS管的源极连接存储单元；

第一PMOS管与第二PMOS管连接，第一NMOS管与第三NMOS管连接，第二PMOS管的栅极接第一电压，第三NMOS管的栅极接第二电压，第一电压与第二电压相反。

可选的，反相器中的PMOS管接电源电压，反相器中的NMOS管接地；

第一PMOS管的漏极与第二PMOS管的源极连接，第一NMOS管的源极与第三NMOS管的漏极连接，第二PMOS管的漏极接电源电压，第三NMOS管的源极接地。

可选的，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极三者连接。

可选的，第二NMOS管的源极连接存储单元的位线。

可选的，第一电压初始置为低电平，第二电压初始置为高电平。

可选的，当读取存储单元时，列译码电路的输入端为高电平，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极处的电压均为电源电压；将第一电压置为高电平，第二PMOS管关断，以及将第二电压置为低电平，第三NMOS管关断，第一PMOS管的源极、第一NMOS管的漏极、第二NMOS管的栅极均处于纯电容状态。