[发明专利]抗耦合干扰的电源产生电路

说明书

本申请涉及一种半导体集成电路，具体涉及一种抗耦合干扰的电源产生电路。包括：第一放电通路，第一放电通路的高压输入节点连接第一电压，第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对高压输入节点进行放电；第二放电通路，第二放电通路连在第一放电通路和电源产生通路之间，第一放电通路的控制端连接第二控制信号，第二放电通路的传送节点连接第一放电通路；用于在第二放电阶段，将高压输入节点放电到电源产生通路上电源输出节点的电位；抗耦合干扰电路，抗干扰电路连接在第二放电通路和电源产生通路之间，用于在第二放电阶段拉低电源输出节点的电位。抗耦合干扰电路能够在第二放电阶段拉低电源输出节点的电位，避免击穿电压。

技术领域

本申请涉及一种半导体集成电路，具体涉及一种抗耦合干扰的电源产生电路。

背景技术

为了减小半导体器件中的功耗，使得供应到半导体器件的外部电压有所降低，通常在电源电路中设置放电通路。

相关技术中的电源电路参照图1，包括放电通路和电源产生电路，在放电阶段放电通路的输出节点VP连接电源产生电路的输出节点VDI，控制信号DISE能够控制放电通路工作在放电阶段。

然而，当相关技术中的电源电路工作放电阶段时，由于放电通路的输出节点VP与电源产生电路的输出节点VDI耦合导通，输出节点VP放电到输出节点VDI的电位，从而输出节点VP将输出节点VDI的电位拉高，若输出节点VDI的电位拉高到超过阈值，则会使得存在超过击穿电压的风险。

发明内容

本申请提供了一种抗耦合干扰的电源产生电路，可以解决相关技术中输出节点VP与电源产生电路的输出节点VDI耦合导通，使得输出节点VDI的电位拉高到超过阈值的问题。

本申请提供一种抗耦合干扰的电源产生电路，包括：

第一放电通路，所述第一放电通路的高压输入节点连接第一电压，所述第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对所述高压输入节点进行放电；

第二放电通路，所述第二放电通路连在所述第一放电通路和电源产生通路之间，所述第一放电通路的控制端连接第二控制信号，所述第二放电通路的传送节点连接所述第一放电通路；用于在第二放电阶段，将所述高压输入节点放电到所述电源产生通路上电源输出节点的电位；

抗耦合干扰电路，所述抗干扰电路连接在所述第二放电通路和所述电源产生通路之间，用于在第二放电阶段拉低所述电源输出节点的电位。

可选的，所述第一控制信号用于控制所述抗耦合干扰的电源产生电路，处于放电阶段或高压阶段，所述放电阶段包括依次进行的第一放电阶段和第二放电阶段；所述第一控制信号输入反相器后输出所述第二控制信号。

可选的，所述第一放电通路包括依次串联的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅极为所述第一放电通路的控制端，所述第一PMOS管的源极连接所述第一电压，所述第一PMOS管的漏极连接第一NMOS管的漏极；

所述第一NMOS管的栅极连接所述电源输出节点，所述所述第一NMOS管源极连接所述第二NMOS管的漏极；

所述第二NMOS管的栅极连接所述第一PMOS管的栅极，所述第二NMOS管源极连接所述第三NMOS管的漏极；

所述第三NMOS管的栅极连接偏置电压，所述第三NMOS管的源极接地。

可选的，所述第二放电通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极为所述第二放电通路的传送节点，所述传送节点连接所述第一PMOS管的漏极，所述第二PMOS管的源极连接所述第一PMOS管的源极，所述第二PMOS管的漏极连接所述第三PMOS管的源极；