[发明专利]抗耦合干扰的电源产生电路

权利要求书

1.一种抗耦合干扰的电源产生电路，其特征在于，包括：

第一放电通路，所述第一放电通路的高压输入节点连接第一电压，所述第一放电通路的控制端连接第一控制信号；用于在第一放电阶段对所述高压输入节点进行放电；

第二放电通路，所述第二放电通路连在所述第一放电通路和电源产生通路之间，所述第一放电通路的控制端连接第二控制信号，所述第二放电通路的传送节点连接所述第一放电通路；用于在第二放电阶段，将所述高压输入节点放电到所述电源产生通路上电源输出节点的电位；

抗耦合干扰电路，所述抗干扰电路连接在所述第二放电通路和所述电源产生通路之间，用于在第二放电阶段拉低所述电源输出节点的电位。

2.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述第一控制信号用于控制所述抗耦合干扰的电源产生电路，处于放电阶段或高压阶段，所述放电阶段包括依次进行的第一放电阶段和第二放电阶段；所述第一控制信号输入反相器后输出所述第二控制信号。

3.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述第一放电通路包括依次串联的第一PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；

所述第一PMOS管的栅极为所述第一放电通路的控制端，所述第一PMOS管的源极连接所述第一电压，所述第一PMOS管的漏极连接第一NMOS管的漏极；

所述第一NMOS管的栅极连接所述电源输出节点，所述所述第一NMOS管源极连接所述第二NMOS管的漏极；

所述第二NMOS管的栅极连接所述第一PMOS管的栅极，所述第二NMOS管源极连接所述第三NMOS管的漏极；

所述第三NMOS管的栅极连接偏置电压，所述第三NMOS管的源极接地。

4.如权利要求3所述的抗耦合干扰的电源产生电路，其特征在于，所述第二放电通路包括：第二PMOS管和第三PMOS管，所述第二PMOS管的栅极为所述第二放电通路的传送节点，所述传送节点连接所述第一PMOS管的漏极，所述第二PMOS管的源极连接所述第一PMOS管的源极，所述第二PMOS管的漏极连接所述第三PMOS管的源极；

所述第三PMOS管的栅极为所述第二放电通路的控制端，所述第三PMOS管的漏极连接所述抗耦合干扰电路和所述电源产生通路。

5.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述电源产生通路包括电压源、第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管和第一电容；

所述电压源的正极连接所述第四PMOS管的源极和第五NMOS管的栅极，所述第五NMOS管的漏极连接所述电压源的负极，所述第五NMOS管的源极连接所述第一电容的一端，所述第一电容的另一端接地；

所述第四PMOS管的栅极连接所述第四NMOS管的栅极，所述第四NMOS管的漏极连接所述第四NMOS管的漏极，所述第四NMOS管的源极接地。

6.如权利要求1所述的抗耦合干扰的电源产生电路，其特征在于，所述抗耦合干扰电路，包括第六NMOS管，所述第六NMOS管的漏极连接所述第二放电通路和所述电源产生通路之间，所述第六NMOS管的源极接地，所述所述第六NMOS管的栅极为所述抗耦合干扰电路的抗耦合干扰控制节点，所述抗耦合干扰控制节点连接所述电源输出节点。

7.如权利要求6所述的抗耦合干扰的电源产生电路，其特征在于，所述抗耦合干扰电路还包括第二电容，所述抗耦合干扰控制节点通过所述第二电容，连接所述电源输出节点。

8.如权利要求6所述的抗耦合干扰的电源产生电路，其特征在于，所述抗耦合干扰电路还包括第七NMOS管，所述第七NMOS管的栅极连接所述电源产生通路，所述第七NMOS管的源极接地，所述第七NMOS管的漏极连接所述抗耦合干扰控制节点。