[发明专利]集成电路版图的设计方法

说明书

本发明提供一种集成电路版图的设计方法，包括：第一步骤：提供n层电路布图层，第n电路布图层上均对应设计有第n电路结构；第二步骤：提供一基版；第三步骤：利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在第m电路结构侧添加高亮区；第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路结构；第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；第六步骤：清除所述基版上的所有的高亮区。根据金属线最小间隔的设计规则添加所述高亮区，使得集成电路在设计时就满足金属线最小间隔的设计规则，不需要运行DRC来检查是否存在满足金属线最小间隔的问题，从而避免了反复修改集成电路版图以及重复运行DRC的情况。

技术领域

本发明涉及半导体集成电路设计技术领域，特别涉及一种集成电路版图的设计方法。

背景技术

现在的集成电路规模庞大，单一芯片上集成的晶体管数量已经达到数十亿计，如此庞大的晶体管数量在设计时难以保证不出任何问题，比如线路连接错误、位置冲突、空置管脚未做处理、短路、布线宽度不符合要求、走线间距不符合要求、走线长度不符合要求等常见问题，而在如此庞大数量的晶体管布局中找出问题，无异于大海捞针。

目前检查集成电路版图的设计是否存在问题的做法通常是：在集成电路版图设计完成之后，启动总体的设计规则以对layout的全局进行检查，称之为运行DRC(Design RuleCheck)。DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路、短路风险的物理验证过程。特别地，如果通过DRC发现集成电路版图设计存在走线间距不符合要求的问题，就需要重新修改原先画好的版图，并再次运行DRC，如果还有问题就还需要继续修改上一次修改过的集成电路版图，重复执行修改集成电路版图和运行DRC的步骤，直至运行DRC没有任何报错为止。但是随着芯片设计规模的不断增加，DRC更加费时费力，且不能完全地发现错误，由于效率低下，已严重影响到芯片开发周期。

发明内容

本发明的目的在于提供一种集成电路版图的设计方法，以解决只有通过运行DRC才能检查集成电路版图的设计是否存在问题的问题。

为解决上述技术问题，本发明提供一种集成电路版图的设计方法，包括：

第一步骤：提供第一电路布图层、第二电路布图层至第n电路布图层，其中，所述第一电路布图层上设计有第一电路结构，所述第二电路布图层上设计有第二电路结构，以及所述第n电路布图层上设计有第n电路结构；

第二步骤：提供一基版；

第三步骤：在所述基版上利用快捷键调用第m电路布图层，并根据金属线最小间隔的设计规则在所述第m电路布图层的第m电路结构侧添加高亮区；

第四步骤：在远离所述第m电路结构的所述高亮区侧调用第m’电路布图层上的第m’电路结构；

第五步骤：重复所述第三步骤和所述第四步骤直至集成电路版图的设计完成；

第六步骤：清除所述基版上的所有的高亮区；

其中，n为大于或者等于2的正整数，m和m’均为小于或者等于n的正整数。

可选的，在所述集成电路版图的设计方法中，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间均满足金属线最小间隔的设计规则。

可选的，在所述集成电路版图的设计方法中，所述第m电路结构内部、所述第m’电路结构内部以及所述第m电路结构和所述第m’电路结构之间的金属线最小间隔均为0.3μm。

可选的，在所述集成电路版图的设计方法中，所述快捷键包括：第一按键，第二按键至第p按键，其中，p为大于或者等于2的正整数。

可选的，在所述集成电路版图的设计方法中，在所述第三步骤中，利用第r按键调用第m电路布图层，其中，r为小于或者等于p的正整数。