[发明专利]信号采样方法、逻辑装置和网络设备

说明书

本公开提供一种信号采样方法、逻辑装置以及网络设备，为了解决现有技术中逻辑装置进位链级数过高的问题。本公开所提供的信号采样方法，通过时钟管理模块产生多个同频不同相位的采样时钟信号，并将上述多个同频但不同相位的时钟信号输出至不同的采样模块，使得采样模块按照其接收到的时钟信号对通过延时链延时后的多个待采样信号进行采样，由于延时模块的数量由采样时钟周期、每一级延时模块产生的延时、以及采样时钟并行的数量确定，在存在多个采样时钟并行进行采样的情况下，可以使得延时链的级数得到降低。与现有技术相比，在精度不变的情况下，可以适应更低的采样时钟频率。

技术领域

本公开涉及网络通信技术，特别涉及一种信号采样方法、逻辑装置和网络设备。

背景技术

通信网中，很多业务都依赖于全网的时间同步，特别是目前网络正在向5G演化，承载网需要具备大带宽、低延时、高精度时间同步、以及灵活组网等功能。其中超高精度时间同步要求单设备节点的同步精度在5ns以内。

在常用的1588时间同步协议的处理过程中，各个设备节点的时钟同步信号一般是基于全球定位系统GPS(Global Positioning System，缩写为GPS)接收机产生的秒脉冲(Pulse Per Second，缩写为PPS)，设备采样到PPS沿的时候，触发时间同步。由此可见，对PPS上升沿的采样精度是影响设备整体同步精度的一个重要方面。

现有技术中比较常用的高精度信号采样是在现场可编辑门阵列FPGA(FieldProgrammable Gate Array，缩写为FPGA)上，通过进位链对信号进行延时，产生不同延时的抽头信号，进一步的通过时钟信号对抽头信号进行采样，根据采样结果确定信号边沿的位置。图1为现有技术中常用的信号采样方案的示意图，如图1所示，信号T输入至多个进位模块CARRY组成的进位链(carry chain)，其中，上一级CARRY进行输出，输入至下一级CARRY，由此共产生N+1个抽头信号T(0)、T(1)……T(N)，N+1个抽头信号输入至采样处理模块，采样处理模块根据采样时钟对N+1个抽头信号进行采样，采样处理模块根据采样结果输出信号T的边沿的位置。

但上述技术存在以下技术问题：由于信号边沿可能在一个采样时钟周期内的任意位置，因此需要进位链的延时覆盖一个采样时钟周期，假设一级进位模块的延时为Dc，采样时钟周期为T，则进位链的级数至少应为T/Dc，在采样频率较低时，例如为200MHz，若要求的采样精度又比较高，如40ps，那么需要的进位链级数为125，级数过高，在实际的FPGA内实现比较困难。

发明内容

本公开提供了一种信号采样方法，以解决现有技术中进位链级数过高的问题。

本公开第一方面提供了一种信号采样方法，该方法包括：根据采样时钟的源信号生成M个时钟信号，所述M个时钟信号与所述源信号频率相同，所述M个时钟信号的相位分布呈等差数列分布且M个时钟信号的相位分布覆盖一个时钟周期；

对待采样信号进行延时处理，输出N个延时不同的信号；

根据时钟信号对包括所述待采样信号在内的N+1个延时不同的信号进行采样，以得到采样信号；

根据采样信号确定待采样信号的边沿位置；

其中M和N均为大于等于2的整数。

该方法通过将多个同频但不同相位的时钟信号输出至不同的采样模块，使得采样模块按照其接收到的时钟信号对通过延时链延时后的多个待采样信号进行采样，由于延时模块的数量由采样时钟周期、每一级延时模块产生的延时、以及采样时钟并行的数量确定，在存在多个采样时钟并行进行采样的情况下，可以使得延时链的级数得到降低。与现有技术相比，在精度不变的情况下，可以适应更低的采样时钟频率。

本公开的第二方面还提供了一种信号采样方法，该采样方法包括：

步骤100，生成误差测量信号；