[发明专利]一种适应于声表面波传感器的反馈扫频式DDS设计方法

权利要求书

1.一种适应于声表面波传感器的反馈扫频式DDS设计方法，其特征在于，该方法包括以下步骤：

步骤一、频率设定：

步骤101、采用FPGA微控制器设置初始频率区间的下限为DFord＝5.0MHz，初始频率区间的上限为UFord＝15.0MHz；

步骤102、采用FPGA微控制器设定初始频率为5MHz，并获得频率控制字存储至频率寄存器中；

步骤103、将FPGA微控制器与声表面波传感器连接；

步骤二、相位累加器和频率寄存器的累加：

在第i个时钟信号中，获取相位累加器和频率寄存器的累加数据，具体过程如下：

步骤201、采用FPGA微控制器将相位累加器中时钟频率的第0～7位与频率寄存器中频率控制字的第0～7位进行第一次相加，并将第一次相加后数据存入寄存器first1；其中，当第一次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第一次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；

步骤202、采用FPGA微控制器将相位累加器中时钟频率的第8～15位与频率寄存器中频率控制字的第8～15位进行第二次相加，得到第二次相加后数据；其中，当第二次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第二次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；

并将第二次相加后数据与寄存器first1中的第一次相加后数据进行次位拼接，得到第一次位拼接后数据，并将第一次位拼接后数据存入寄存器first2中；其中，当步骤201中第一次相加后数据存在进位时，将第一次相加后数据得到的进位标志位与第二次相加后数据的最后一位相加；

步骤203、采用FPGA微控制器将相位累加器中时钟频率的第16～23位与频率寄存器中频率控制字的第16～23位进行第三次相加，得到第三次相加后数据；其中，当第三次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第三次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；

并将第三次相加后数据与寄存器first2中的第一次位拼接后数据进行次位拼接，得到第二次位拼接后数据，并将第二次位拼接后数据存入寄存器first3中；其中，当步骤202中第二次相加后数据存在进位时，将第二次相加后数据得到的进位标志位与第三次相加后数据的最后一位相加；

步骤204、采用FPGA微控制器将相位累加器中时钟频率的第24～31位与频率寄存器中频率控制字的第24～31位进行第四次相加，得到第四次相加后数据；其中，当第四次相加后数据存在进位时，将标志寄存器的进位标志位CF置1，当第四次相加后数据不存在进位时，将标志寄存器的进位标志位CF置0；

并将第四次相加后数据与寄存器first3中的第二次位拼接后数据进行次位拼接，得到第三次位拼接后数据；其中，所述第三次位拼接后数据包括由高位至低位依次布设的第四次相加后数据、第三次相加后数据、第二次相加后数据和第一次相加后数据；、当步骤203中第三次相加后数据存在进位时，将第三次相加后数据得到的进位标志位与第四次相加后数据的最后一位相加；

步骤205、采用FPGA微控制器将第三次位拼接后数据赋值至相位累加器；其中，第三次位拼接后数据记作第i个时钟频率中相位累加器和频率寄存器的累加数据，i为正整数；

步骤三、幅值和相位信息的获取：

在第i个时钟信号中，获取幅值和相位信息，具体过程如下：

步骤301、采用FPGA微控制器在ROM存储器中存储幅值数据和相位数据；

步骤302、采用FPGA微控制器将第三次位拼接后数据进行截断处理，得到高14位数据，根据高14位数据得到输出激励信号的幅值和相位；

步骤四、获取第一次刷新频率区间：

步骤401、多次重复步骤二和步骤三，直至达到设定的激励时间时，完成一次第一轮扫频激励，进行一次下一轮扫频激励，直至一次最后一轮扫频激励的频率达到初始频率区间的上限；其中，一次第j轮扫频激励的频率为f_j，且f_j-f_j-1＝2.5MHz，f_j-1表示一次第j-1轮扫频激励的频率，j为正整数，且2≤j≤5；

步骤402、在第一轮扫频激励，...，第j轮扫频激励，...，第5轮扫频激励的过程中，当SAW声表面器件反馈的信号有效时，FPGA微控制器将SAW声表面器件反馈有效信号时所对应的频率记作第一次刷新频率下限值f_c1,d和第一次刷新频率上限值f_c1,u；

步骤五、获取第二次刷新频率区间：

步骤501、采用FPGA微控制器设置二次频率区间的下限为f_c1,d，二次频率区间的上限为f_c1,u；

步骤502、采用FPGA微控制器设定二次频率初始值f₁′为f_c1,d，并获得频率控制字存储至频率寄存器中；其中，二次频率初始值f₁′为二次第一轮扫频激励的频率；

步骤503、按照步骤二至步骤五所述的方法，直至达到设定的激励时间时，完成二次第一轮扫频激励，进行二次下一轮扫频激励，直至二次最后一轮扫频激励的频率达到二次频率区间的上限，并获取第二次刷新频率下限值f_c2,d和第二次刷新频率上限值f_c2,u；其中，二次第j′轮扫频激励的频率为f′_j，且f′_j-f′_j-1＝0.625MHz，f′_j-1表示二次第j′-1轮扫频激励的频率，j′为正整数，且2≤j′≤5；

步骤六、获取第三次刷新频率区间：

步骤601、采用FPGA微控制器设置三次频率区间的下限为f_c2,d，三次频率区间的上限为f_c2,u；

步骤602、采用FPGA微控制器设定三次频率初始值f₁″为f_c2,d，并获得频率控制字存储至频率寄存器中；其中，三次频率初始值f₁″为三次第一轮扫频激励的频率；

步骤603、按照步骤二至步骤五所述的方法，直至达到设定的激励时间时，完成三次第一轮扫频激励，进行三次下一轮扫频激励，直至三次最后一轮扫频激励的频率达到三次频率区间的上限，并获取第三次刷新频率下限值f_c3,d和第三次刷新频率上限值f_c3,u；其中，三次第j″轮扫频激励的频率为f″_j，且f″_j-f″_j-1＝0.15625MHz，f″_j-1表示三次第j″-1轮扫频激励的频率，j″为正整数，且2≤j″≤5；

步骤604、采用FPGA微控制器将第三次刷新频率下限值f_c3,d和第三次刷新频率上限值f_c3,u记作声表面波传感器的激励频率区间。