[发明专利]一种抗单粒子翻转的锁存器及数据触发器

权利要求书

1.一种抗单粒子翻转的锁存器，其特征在于包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的锁存器的输入端，用于接入输入数据，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的锁存器的时钟端，用于接入时钟信号，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的锁存器的输出端；

所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；

所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；

所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；

所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同。

2.一种抗单粒子翻转的数据触发器，其特征在于包括主锁存器和从锁存器，所述的主锁存器包括第一反相器、第二反相器、第三反相器、第一传输门、第二传输门、第一正反馈环、第二正反馈环和第一双输入反相器，所述的第一反相器、所述的第二反相器和所述的第三反相器分别具有输入端和输出端，所述的第一传输门和所述的第二传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第一正反馈环包括第一存储节点、第二存储节点、第一三输入反相器和第一时控反相器，所述的第一三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第一时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第二正反馈环包括第三存储节点、第四存储节点、第二三输入反相器和第二时控反相器，所述的第二三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第二时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第一反相器的输入端和所述的第二反相器的输入端连接且其连接端为所述的主锁存器的输入端，所述的第一反相器的输出端和所述的第一传输门的输入端连接，所述的第二反相器的输出端和所述的第二传输门的输入端连接，所述的第一传输门的第一控制端、所述的第二传输门的第一控制端、所述的第三反相器的输入端、所述的第一三输入反相器的第三输入端、所述的第二三输入反相器的第一输入端、所述的第一时控反相器的第一时钟端和所述的第二时控反相器的第一时钟端连接且其连接端为所述的主锁存器的时钟端，所述的第三反相器的输出端、所述的第一传输门的第二控制端、所述的第二传输门的第二控制端、所述的第一时控反相器的第二时钟端和所述的第二时控反相器的第二时钟端连接，所述的第一传输门的输出端、所述的第一时控反相器的输入端、所述的第一三输入反相器的输出端和所述的第一双输入反相器的第一输入端分别与所述的第一存储节点连接，所述的第二传输门的输出端、所述的第二时控反相器的输入端、所述的第二三输入反相器的输出端和所述的第一双输入反相器的第二输入端分别与所述的第三存储节点连接，所述的第一时控反相器的输出端、所述的第一三输入反相器的第一输入端、所述的第二三输入反相器的第三输入端分别与所述的第二存储节点连接，所述的第二时控反相器的输出端、所述的第一三输入反相器的第二输入端、所述的第二三输入反相器的第二输入端分别与所述的第四存储节点连接，所述的第一双输入反相器的输出端为所述的主锁存器的输出端；

所述的第一传输门包括第一PMOS管和第一NMOS管，所述的第一PMOS管的栅极为所述的第一传输门的第一控制端，所述的第一NMOS管的栅极为所述的第一传输门的第二控制端，所述的第一PMOS管的源极和所述的第一NMOS管的源极连接且其连接端为所述的第一传输门的输入端，所述的第一PMOS管的漏极和所述的第一NMOS管的漏极连接且其连接端为所述的第一传输门的输出端，所述的第二传输门包括第二PMOS管和第二NMOS管，所述的第二PMOS管的栅极为所述的第二传输门的第一控制端，所述的第二NMOS管的栅极为所述的第二传输门的第二控制端，所述的第二PMOS管的源极和所述的第二NMOS管的源极连接且其连接端为所述的第二传输门的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的第二传输门的输出端；

所述的第一三输入反相器包括第三PMOS管、第四PMOS管、第五PMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第四反相器，所述的第四反相器具有输入端和输出端，所述的第三PMOS管的源极接入电源，所述的第三PMOS管的栅极和所述的第四NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第一输入端，所述的第三PMOS管的漏极和所述的第四PMOS管的源极连接，所述的第四PMOS管的栅极和所述的第五NMOS管的栅极连接且其连接端为所述的第一三输入反相器的第二输入端，所述的第四PMOS管的漏极和所述的第五PMOS管的源极连接，所述的第五PMOS管的栅极和所述的第四反相器的输出端连接，所述的第五PMOS管的漏极和所述的第三NMOS管的漏极连接且其连接端为所述的第一三输入反相器的输出端，所述的第三NMOS管的栅极和所述的第四反相器的输入端连接且其连接端为所述的第一三输入反相器的第三输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接，所述的第四NMOS管的源极和所述的第五NMOS管的漏极连接，所述的第五NMOS管的源极接地；所述的第二三输入反相器的电路结构与所述的第一三输入反相器的电路结构相同；

所述的第一双输入反相器包括第六PMOS管、第七PMOS管、第六NMOS管和第七NMOS管，所述的第六PMOS管的源极接入电源，所述的第六PMOS管的漏极和所述的第七PMOS管的源极连接，所述的第六PMOS管的栅极和所述的第六NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第一输入端，所述的第七PMOS管的栅极和所述的第七NMOS管的栅极连接且其连接端为所述的第一双输入反相器的第二输入端，所述的第七PMOS管的漏和所述的第六NMOS管的漏极连接且其连接端为所述的第一双输入反相器的输出端，所述的第六NMOS管的源极和所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极接地；

所述的第一时控反相器包括第八PMOS管、第九PMOS管、第八NMOS管和第九NMOS管，所述的第八PMOS管的源极接入电源，所述的第八PMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的第一时控反相器的输入端，所述的第八PMOS管的漏极和所述的第九PMOS管的源极连接，所述的第九PMOS管的栅极为所述的第一时控反相器的第二时钟端，所述的第九PMOS管的漏极和所述的第八NMOS管的漏极连接，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接，所述的第九NMOS管的源极接地，所述的第八NMOS管的栅极为所述的第一时控反相器的第一时钟端；所述的第二时控反相器的电路结构与所述的第一时控反相器的电路结构相同；

所述的从锁存器包括第五反相器、第三传输门、第四传输门、第三正反馈环、第四正反馈环和第二双输入反相器，所述的第五反相器具有输入端和输出端，所述的第三传输门和所述的第四传输门分别具有输入端、输出端、第一控制端和第二控制端，所述的第三正反馈环包括第五存储节点、第六存储节点、第三三输入反相器和第三时控反相器，所述的第三三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第三时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第四正反馈环包括第七存储节点、第八存储节点、第四三输入反相器和第四时控反相器，所述的第四三输入反相器具有第一输入端、第二输入端、第三输入端和输出端，所述的第四时控反相器具有第一时钟端、第二时钟端、输入端和输出端，所述的第三传输门的输入端和所述的第四传输门的输入端连接且其连接端为所述的从锁存器的输入端，所述的第三传输门的第一控制端、所述的第四传输门的第一控制端、所述的第三三输入反相器的第三输入端、所述的第四三输入反相器的第一输入端、所述的第三时控反相器的第一时钟端和所述的第四时控反相器的第一时钟端连接且其连接端为所述的从锁存器的反相时钟端，所述的第三传输门的第二控制端、所述的第四传输门的第二控制端、所述的第三时控反相器的第二时钟端和所述的第四时控反相器的第二时钟端连接且其连接端为所述的从锁存器的时钟端，所述的第三传输门的输出端、所述的第三时控反相器的输入端、所述的第三三输入反相器的输出端和所述的第二双输入反相器的第一输入端分别与所述的第五存储节点连接，所述的第四传输门的输出端、所述的第四时控反相器的输入端、所述的第四三输入反相器的输出端和所述的第二双输入反相器的第二输入端分别与所述的第七存储节点连接，所述的第三时控反相器的输出端、所述的第三三输入反相器的第一输入端、所述的第四三输入反相器的第三输入端分别与所述的第六存储节点连接，所述的第四时控反相器的输出端、所述的第三三输入反相器的第二输入端、所述的第四三输入反相器的第二输入端分别与所述的第八存储节点连接，所述的第二双输入反相器的输出端和所述的第五反相器的输入端连接，所述的第五反相器的输出端为所述的从锁存器的输出端；所述的第三传输门包括第十PMOS管和第十NMOS管，所述的第十PMOS管的栅极为所述的第三传输门的第一控制端，所述的第十NMOS管的栅极为所述的第三传输门的第二控制端，所述的第十PMOS管的源极和所述的第十NMOS管的源极连接且其连接端为所述的第三传输门的输入端，所述的第十PMOS管的漏极和所述的第十NMOS管的漏极连接且其连接端为所述的第三传输门的输出端，所述的第四传输门包括第十一PMOS管和第十一NMOS管，所述的第十一PMOS管的栅极为所述的第四传输门的第一控制端，所述的第十一NMOS管的栅极为所述的第四传输门的第二控制端，所述的第十一PMOS管的源极和所述的第十一NMOS管的源极连接且其连接端为所述的第四传输门的输入端，所述的第十一PMOS管的漏极和所述的第十一NMOS管的漏极连接且其连接端为所述的第四传输门的输出端；所述的第三三输入反相器的电路结构和所述的第四三输入反相器的电路结构分别与所述的第一三输入反相器的电路结构相同，所述的第二双输入反相器的电路结构与所述的第一双输入反相器的电路结构相同，所述的第三时控反相器的电路结构和所述的第四时控反相器的电路结构分别与所述的第一时控反相器的电路结构相同；

所述的主锁存器的输入端为所述的数据触发器的输入端，用于接入输入数据，所述的主锁存器的输出端和所述的从锁存器的输入端连接，所述的从锁存器的输出端为所述的数据触发器的输出端，所述的从锁存器的时钟端和所述的主锁存器的时钟端连接且其连接端为所述的数据触发器的时钟端，用于接入时钟信号，所述的从锁存器的反相时钟端与所述的主锁存器的第三反相器的输出端连接。