[发明专利]具有并发输入的改进的JTAG寄存器

说明书

本公开涉及一种设备，其包括：‑主机装置或片上系统：‑存储器组件，其具有独立结构且包含组织成具有相关联的解码和感测电路系统的子阵列的至少一个存储器单元阵列；‑所述至少一个存储器单元阵列中的JTAG接口，其包含边界扫描架构；‑所述JTAG接口的所述边界扫描架构中的指令寄存器，其包含指示测试数据输入(TDI)信号的存在的至少一对位。所述设备具有使用数据IO来改进整体性能的扩展的TDI功能性。还公开一种用于改进主机或SoC装置与相关联的独立存储器组件之间的通信的方法。

技术领域

本公开大体上涉及存储器装置，且更具体地说，涉及用于非易失性存储器管理的设备和方法。更具体地说，本公开涉及允许多核心操作的基于JTAG的架构以及对非易失性存储器装置中的输入的改进管理。

背景技术

非易失性快闪存储器当今是现代电子系统中的基本构建块中的一个，特别是对于在管理数据时需要高并行性的实时操作系统(RTOS)。通常，非易失性快闪存储器的操作受包含嵌入式固件的内部控制器管理，此类控制器执行所需的写入/读取/擦除操作。

快闪存储器在速度、消耗、可更改性、非易失性和日益重要的系统可重配置性方面的性能已推动其集成在片上系统(SoC)装置中。然而，存在用于SoC中的若干非易失性技术，但编程方法需要更多的空间，且与过去相比，完全满足例如受监管市场的新法规的软件是复杂的。在其它情况下，简单的编程技术迫使产生具有已经开发的功能的更大的库，即使不使用这些库，这些库也会被下载到硬件中。此缺点正朝着寻找具有更多存储空间的方向推进，且难以将此类存储空间集成在SoC中。

SoC是集成计算机或其它电子系统的所有组件的半导体集成电路。这些组件通常包含中央处理单元(CPU)、SoC控制器、存储器部分、输入/输出端口和次级存储组件，所有这些组件均处于单个半导体衬底上。取决于应用，SoC可含有数字、模拟、混合信号和常用射频信号处理功能。由于上述功能集成在单个电子衬底上，因此与具有等效功能性的多芯片设计相比，SoC装置可消耗少得多的功率且占用小得多的面积。SoC装置现如今在移动计算中、嵌入式系统中和物联网(IoT)中极常见。

当光刻节点低于28nm时，越来越难以管理嵌入在片上系统中的非易失性存储器部分(即eFlash)。对SoC中的板上存储器的需求增加正在触及物理限值，而在当前技术下，使用大小越来越接近所述物理限值的eFlash组件不再方便。

因此，需要提供存储器组件的新架构，且对应地需要界定用于与SoC通信的新接口，所述SoC在第一存取中具有低初始等待时间且改进总体吞吐量时同时改进非易失性存储器部分的性能。

发明内容

本公开的方面提供一种设备，其包括：主机装置或片上系统：存储器组件，其具有独立结构且包含组织成具有相关联的解码和感测电路系统的子阵列的至少一个存储器单元阵列；所述至少一个存储器单元阵列中的JTAG接口，其包含边界扫描架构；所述JTAG接口的所述边界扫描架构中的指令寄存器，其包含指示测试数据输入(TDI)信号的存在的至少一对位。

本公开的另一方面提供一种构造为独立裸片以耦合到主机装置或SoC的存储器装置，其包括：存储器组件，其具有独立结构且包含组织成具有相关联的解码和感测电路系统的子阵列的至少一个存储器单元阵列；所述至少一个存储器单元阵列中的JTAG接口，其包含边界扫描架构；所述JTAG接口的所述边界扫描架构中的指令寄存器，其包含指示测试数据输入(TDI)信号的存在的至少一对位。

本公开的另一方面提供一种用于改进主机或SoC装置与相关联的独立存储器组件之间的通信的方法，其中所述方法包括：在所述存储器阵列中提供JTAG有限状态机接口或RISC控制器；在所述接口或RISC控制器的边界扫描架构中选择指令寄存器；在单个时钟周期中且与所述存储器单元的数据并行地加载指示测试数据输入(TDI)信号的存在的所述指令寄存器的至少一对位。

附图说明

图1展示根据本公开的实施例的耦合到非易失性存储器组件的主机装置(例如，片上系统)的示意图；