[发明专利]存储器高效的硬件加密引擎

权利要求书

1.一种硬件加密引擎，其包括：

直接存储器存取(DMA)输入模块，其用于通过存储器总线接收输入数据；以及

加密模块，

其中所述加密模块包括：

输入寄存器，其具有输入寄存器长度；以及

电路系统，其配置成对所述输入寄存器中的数据执行加密操作，

其中所述硬件加密引擎还包括长度小于所述输入寄存器长度的两倍的输入对齐缓冲器，以及用于对所述输入对齐缓冲器中的输入数据执行对齐操作的对齐电路系统；并且

其中所述硬件加密引擎配置成在缓冲不大于所述输入对齐缓冲器的所述长度的输入数据量之后，将由所述DMA输入模块从所述存储器总线接收的输入数据传送到所述加密模块的所述输入寄存器。

2.根据权利要求1所述的硬件加密引擎，其中所述对齐电路系统配置成使用存储器地址信息从所述输入对齐缓冲器中选择数据块，并将所述数据块传输到所述输入寄存器，所述数据块的长度等于所述输入寄存器长度。

3.根据权利要求1或2所述的硬件加密引擎，其中所述输入对齐缓冲器的长度等于所述输入寄存器长度的两倍减去一个字节。

4.根据权利要求1至3中任一项所述的硬件加密引擎，其中所述输入寄存器不可从所述硬件加密引擎的外部寻址。

5.根据权利要求1至4中任一项所述的硬件加密引擎，其中加密模块电路系统包括一组一个或多个导线，每个导线具有连接到所述输入寄存器的相应位位置的第一端和连接到相应电子运算符的第二端。

6.根据权利要求5所述的硬件加密引擎，其中作为所述加密操作的部分，每个电子运算符实施逻辑运算、数学运算、替换运算、位加扰运算、循环排列运算、扩展运算或压缩运算。

7.根据权利要求1至6中任一项所述的硬件加密引擎，其中所述输入寄存器也是输出寄存器，并且其中所述加密模块电路系统配置成将所述加密操作的结果存储在所述输入寄存器中。

8.根据权利要求1至6中任一项所述的硬件加密引擎，其中所述加密模块包括与所述输入寄存器分离、用于存储表示所述加密操作的所述结果的输出数据的输出寄存器。

9.根据权利要求1至8中任一项所述的硬件加密引擎，其中所述加密模块是密码模块，并且其中所述加密操作为SNOW 3G、AES、DES、3-DES或KASUMI。

10.根据权利要求1至9中任一项所述的硬件加密引擎，其中所述输入寄存器长度等于所述加密操作的块长度。

11.根据权利要求1至10中任一项所述的硬件加密引擎，其中所述DMA输入模块配置成获取加密密钥或初始化向量作为所述加密模块的输入。

12.根据权利要求1至11中任一项所述的硬件加密引擎，其包括：DMA输出模块，所述DMA输出模块用于通过所述存储器总线发送输出数据；以及具有输出寄存器长度的输出寄存器，其中所述硬件加密引擎配置成在不缓冲所述输出数据的情况下或在缓冲不大于所述输出寄存器长度的两倍的输出数据量之后，通过所述DMA输出模块将输出数据从所述输出寄存器传送到所述存储器总线。

13.根据权利要求1至12中任一项所述的硬件加密引擎，其中：

所述加密操作为SNOW 3G，其对32位字进行操作；

所述输入寄存器长度为32位；并且

所述输入对齐缓冲器的长度为56位。

14.一种电子设备，其包括根据权利要求1至13中任一项所述的硬件加密引擎，且还包括所述存储器总线。

15.根据权利要求14所述的电子设备，其中所述电子设备是集成电路装置。