[发明专利]用于低等待时间硬件存储器的系统和方法

说明书

提出了允许有效的数据处理的系统和方法，该系统和方法减少了数据等待时间，并且因此减少功耗和数据管理成本。在各种实施例中，这通过使用定序器来实现，该定序器标识存储器内的第一数据块的地址指针、以及数据的长度，该数据包括该数据块并且与矩阵处理器的输入有关。定序器随后基于块长度、输入长度和存储器映射计算块计数，该块计数是要从存储器检索的数据块的数目的代表。使用地址指针，定序器可以在取决于数据块是否连续的若干周期中从存储器中检索多个数据块。

相关申请的交叉引用

本申请根据35USC§119(e)要求于2018年2月13日提交的、发明名称为“低等待时间硬件存储器管理的系统和方法”、美国专利申请号为62/630,096【代理人案号为20150-2153P(P0827-1PUS)】、将Peter Joseph Bannon、Kevin Altair Hurd和Emil Talpes列为发明人的美国专利申请的优先权，该申请通过引用整体并入本文。

本申请还要求于2018年6月5日提交的、发明名称为“低等待时间硬件存储管理的系统和方法”、美国专利申请号为16/000,248【20150-2153(P0827-2NUS)】、并且将PeterJoseph Bannon、Kevin Altair Hurd和Emil Talpes列为发明人的美国专利申请的优先权，该申请通过引用整体并入本文。

技术领域

本公开涉及改进的存储器读取操作，并且更特别地，涉及有效的存储器管理方法和系统，该方法和系统将来自存储器的数据检索与硬件加速处理设备的特性对齐。

背景技术

本领域技术人员将认识到在使用硬件加速处理器时来自存储器的高速数据检索的重要性。硬件加速处理系统使得时间敏感应用(诸如自动驾驶、安全性和用户身份验证过程以及本领域技术人员已知的其他技术)内的数据的分析成为可能。在设计这些系统时，重要的是要以足够的速度处理从存储器检索到的数据，以使硬件加速处理器不需要针对该新数据而等待延长的时间段。在许多情况下，归因于处理和实现读取请求所需要的时间，传统的存储器体系结构和方法可以在加速系统中造成瓶颈。

图1示出了本领域中已知的普通存储器管理系统。系统100包括中央处理单元(CPU)104、控制器106和存储器110，该中央处理单元(CPU)104通常在通用计算机系统的单片芯片上实现。CPU104是接收和处理图像数据102的普通处理器。图像数据102通常是文件，该文件包含相对大量的像素，该像素被表示为二进制数字并且以数据114的组或块的形式被处理。

存储器110是物理存储器设备，例如随机存取存储器(RAM)，该物理存储器设备被设计为存储数字数据。存储器110包含独立数据存储位置114，该独立数据存储位置114使用例如特定于硬件的协议被访问，该特定于硬件的协议在存储器地址空间存储器(memoryaddress spacy memory)110中定义和索引物理地址，使得不同的体系结构经常在存储器内低效地存储图像数据102并且在检索该数据中需要多个时钟周期。

在操作中，响应于通过CPU 104接收写入命令，存储器控制器106将图像数据102分割为可以在各个独立存储位置处被存储的独立部分114，这些独立部分114可以被分组为可以在存储器110内分散的块。存储位置通常基于存储器110的体系结构、先前已经存储在存储器110中的任何预先存在的数据、所存储的数据的量以及其他情况。各个位置114各自与在存储器110内的存储器地址相关联。