[实用新型]一种NMOSFET功率管驱动电路

说明书

本实用新型涉及功率管控制技术领域,公开了一种NMOSFET功率管驱动电路，包括第一与非门、第二与非门、第一或非门、第二或非门、第一反向器、第二反向器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，第三PMOS管和第三NMOS管的栅极电压为被驱动功率管的栅极输入电压。本实用新型采用分段驱动方式，控制功率管开启和关闭过程中的栅极输入电压变化速度，减缓功率管导通和关闭过程中产生的栅极输入电压的过冲和震荡，减小漏端电流的尖峰，进而减少功率管开关过程对系统其它电路产生的电磁干扰。

技术领域

本实用新型涉及功率管控制技术领域，具体涉及一种NMOSFET功率管驱动电路。

背景技术

功率管作为一种常用开关器件，广泛应用于电子设备。当功率管的栅极电压小于其阈值电压VTH时，功率管断开，当功率管栅极电压大于阈值电压VTH时，功率管导通。功率管实际工作时，栅极的输入电压大于阈值电压时会产生导通损耗，功率管的导通损耗与功率管的导通电阻成正比，另外功率管的导通电阻随着栅极输入电压的增大而减小。

如图1所示：传统的功率管控制电路中，Buffer1和Buffer2通常是一串驱动电流逐级增大的反向器，当输入端的控制信号由低电平变为高电平时，Buffer1快速将下管N1的栅极拉低，使下管N1快速关断；Buffer2快速将上管P1的栅极拉低，使上管P1快速导通，P1导通后，电流从电源通过上管P1流入功率管栅极，开启功率管。为了减小功率管导通损耗，因此通常的电路设计中会将上管P1的漏极输出电流设计得很大，以提高功率管栅极电压的上升速度。

当上管P1的漏极输出电流设计的很大时，功率管栅极电压上升很快，会导致在功率管密勒平台电压处产生较大的电压振荡波形，并伴随较大的电压过冲，而栅极电压过冲和较大的功率管电流可能引起功率管损坏，从而降低系统的可靠性。另外，由于功率管栅极电压快速上升的同时伴随漏极电压快速下降和功率管电流快速上升，电压突变产生的电场干扰和磁场干扰会对功率管周围运行的电子设备造成影响，引起系统EMI性能下降，电磁干扰严重时，会导致整个电子系统失灵。

实用新型内容

鉴于背景技术的不足，本实用新型是提供了一种NMOSFET功率管驱动电路，所要解决的技术问题是降低现有功率管输出电路的输出电压过冲。

为解决以上技术问题，本实用新型提供了如下技术方案：一种NMOSFET功率管驱动电路，包括第一与非门、第二与非门、第一或非门、第二或非门、第一反向器、第二反向器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管。

第一PMOS管的源极、第二PMOS管的源极、第三PMOS管的源极、第四PMOS管的源极和第五PMOS管的源极均电连接电源。

第一PMOS管的漏极分别电连接第一NMOS管的漏极、第二NMOS管的漏极、第三PMOS管的栅极、第三NMOS管的栅极。第二PMOS管的漏极电连接第二NMOS管的漏极，第三PMOS管的漏极电连接第三NMOS管的漏极，第四PMOS管的漏极电连接第四NMOS管的漏极，第五PMOS管的漏极电连接第五NMOS管的漏极。

第一NMOS管的源极电连接二极管D1的正极，二极管D1的负极电连接接地端子。第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的源极和第五NMOS管的源极均电连接接地端子。

第五PMOS管的漏极电连接第一与非门的一输入端，第四PMOS管的漏极电连接第二或非门的一输入端，第一与非门与第二或非门另一输入端共同电连接输入控制信号。

第一与非门的输出端分别电连接第一PMOS管的栅极、第四PMOS管的栅极、第四NMOS管的栅极和第一或非门的一输入端。