[实用新型]一种支持低输入参考频率的混合结构锁相环

说明书

本实用新型公开了一种支持低输入参考频率的混合结构锁相环，包括参考时钟、相位调节模块、频率调节模块、频率振荡器、分频器以及状态和参数控制器，所述参考时钟的输出端分别连接相位调节模块和频率调节模块的输入端；所述相位调节模块和频率调节模块的输出端分别连接所述频率振荡器的输入端，所述频率振荡器的输出端连接分频器的输入端，所述分频器的输出端分别连接所述相位调节模块和频率调节模块的输入端；所述状态和参数控制器的输出端分别连接所述相位调节模块、频率调节模块和频率振荡器的输入端。本实用新型既能支持低输入参考频率，又具有结构简单、调节精度高、功耗低等特点。

技术领域

本实用新型涉及电子电路及半导体技术领域，具体涉及一种支持低输入参考频率的混合结构锁相环。

背景技术

由于模拟信号具有高精度的特点，所以能够实现非常细微的相位调节和对准，但传统的模拟锁相环在低输入频率下的滤波器面积非常大，不利于集成；而利用数字技术实现的积分器，虽然具有面积小的优势，可以方便的实现片上集成；但数字技术因为固有的量化限制，往往具有一个固定的误差极小值，为了改善该极小值带来的限制，往往需要配套发展出复杂的控制方法，或对工艺等其他条件存在较高的要求。

传统的模拟锁相环由于对环路稳定性的要求，环路带宽一般小于输入参考频率的1/10。如果锁相环输入的参考频率很低(比如32.768kHz)，那么就会要求环路带宽非常小，比如3.2768kHz；而传统的模拟锁相环的环路滤波器的尺寸和环路带宽成反比，也就是说环路带宽越小，环路滤波器的尺寸就越大；而在几kHz这种级别带宽下所要求的环路滤波器的尺寸已经太大而不适合在芯片内集成了；所以传统的模拟锁相环，如图1所示，针对低输入参考频率的应用往往会将环路滤波器置于芯片之外，但这种方案在成本上会需要多出至少一个芯片管脚和一个外置的分立元件，具有一定的成本代价，使用上也不够方便。

而，在专利申请号为CN201680017779的专利“具有宽锁定范围的混合锁相环”中，在锁相环系统中实现了两个闭环结构（而非传统模拟锁相环的一个闭环结构），额外增加了42/44构成的一个频率捕捉和调谐环路，利用这个额外的环路来帮助实现锁相环宽频率范围的锁定；但这种方法因为有两个互相耦合的闭环同时在工作，整个系统稳定性的设计和控制会很麻烦；而且在单个环路滤波器14中仍然和传统的模拟锁相环一样实现了KI+KP的滤波控制，所以应用在模拟锁相环当中的话，其面积依然会很大。

为实现面积的减小，可采用全数字锁相环(ADPLL)，因为环路滤波器是在数字电路域实现的，只需要一个简单的累加器就可以实现积分的功能，所以在很低的环路带宽要求下仍然可以做到非常小的面积；但是全数字锁相环（ADPLL）有致命缺点，首先，因为数字控制振荡器固有的数字信号量化的问题，产生的时钟抖动容易偏大，不好控制；其次，时间-数字转换器（TDC）因为功耗和精度的折中，其信号捕捉范围比较有限，因此导致锁定时间比较长。

实用新型内容

基于此，针对上述问题，有必要提出一种既能支持低输入参考频率，又具有结构简单、调节精度高、功耗低等特点的混合结构锁相环。

本实用新型提供了一种支持低输入参考频率的混合结构锁相环，其技术方案如下：