[发明专利]异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路

说明书

本发明揭示了一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路，所述DCDC芯片包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为V_BOOT，其中：所述输入端和第一输出端之间设有若干第一MOS管；所述第一MOS管的栅极与第二输出端之间设有BOOT参考电压单元；所述第二输出端和基准电位之间设有第二MOS管，第二MOS管通过逻辑控制单元进行驱动。自举电路包括：异步降压DCDC芯片；自举电容；电感；输出电容及负载电阻。本发明通过将BOOT参考电压单元的下端连接到第二输出端SW，解决了轻载情况下自举电容C_BOOT无法充电问题。

技术领域

本发明属于电源管理芯片技术领域，具体涉及一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路。

背景技术

参图1所示为现有技术中基于异步降压DCDC芯片的自举电路，其中BOOT参考电压单元的具体电路如图2所示，异步降压降压DCDC芯片需要使用肖特基二级管D0形成电感电流的续流路径，完成输入电压V_IN到输出电压V_OUT的转换。

异步降压DCDC芯片通常使用NMOS管作为高边的功率管，为了驱动高边NMOS管，需要芯片内部设计BOOT驱动电路，搭配外接自举电容C_BOOT，以产生高边NMOS管驱动电路的电源BOOT。同时为了保证BOOT电压足以让高边NMOS管驱动电路正常工作，通常会有UVLO(under voltage lock out，低压锁存)电路监测BOOT与SW间的电压差V_BOOT，电压差V_BOOT足够大时才允许高边NMOS管打开。

参图3a～3c所示为现有技术中自举电路的工作波形图，可以发现现有技术中的自举电路具有以下缺点：

如图3a所示，自举电路需要SW电压很低，仅在OFF时间段才能为自举电容C_BOOT充电；

如图3b所示，轻载DCM工作条件，OFF时间很短，IDEL时间段SW电压又较高，所以无法有效为自举电容C_BOOT充电；

如图3c所示，输入电压V_IN接近输出电压V_OUT、大占空比的工作条件，无论CCM模式(ContinuousConduction Mode，连续导通模式)还是DCM模式(Discontinuous ConductionMode非连续导通模式)，OFF时间都很短，自举电容C_BOOT无法充分充电。

参图4、图5所示，以上问题可以用外接二极管和假负载改善，如图4中二极管D_A1加强了OFF时间段对自举电容C_BOOT的充电能力，可以允许更小的OFF时间，图5中二极管D_A1可以在DCM模式的IDEL时间段给自举电容C_BOOT充电。两种方案中都加了假负载电阻R_dmy，避免进入极轻载状态，限制OFF时间不要太短，但上述方法损害了轻载效率。

因此，针对上述技术问题，有必要提供一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路。

发明内容

本发明的目的在于提供一种异步降压DCDC芯片及基于异步降压DCDC芯片的自举电路，以解决轻载情况下自举电容无法充电的问题。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种异步降压DCDC芯片，所述DCDC芯片包括输入端、第一输出端及第二输出端，输入端与输入电压相连，第一输出端和第二输出端之间的电压差为V_BOOT，其中：

所述输入端和第一输出端之间设有若干第一MOS管；