[发明专利]时间数字转换器的线性校准系统、方法及数字锁相环

说明书

本发明提供一种时间数字转换器的线性校准系统、方法及数字锁相环，所述线性校准系统包括参考数控延迟模块，用于接收第一时钟信号，对第一时钟信号进行延迟处理，以生成参考时钟信号；时间数字转换模块，包括至少两个时间数字转换器，用于接收第一时钟信号和参考时钟信号，对第一时钟信号进行延时处理，以生成第一延迟信号，将第一延迟信号与参考时钟信号的相位进行比较并输出鉴相结果信号；状态机，用于生成控制参考数控延迟模块的延迟控制信号，调节校准控制信号，以使第一延迟信号与参考时钟信号的相位对齐。本发明在时间数字转换器进入工作模式之前，逐个修正每一数字时间转换器输出信号的相位，从而使时间数字转换器实现高分辨率，高线性度。

技术领域

本发明属于电子电路技术领域，涉及一种校准系统和方法，特别是涉及一种时间数字转换器的线性校准系统、方法和数字锁相环。

背景技术

伴随着半导体工业的快速发展，半导体工艺节点进一步缩小，即电子器件(例如，晶体管、二极管、电阻、电容等)集成度的大幅提高，高性能低功耗全数字锁相环(All-Digital Phase Locked Loop,ADPLL)已经实现并已用于系统集成。

ADPLL用数字组件取代了传统模拟PLL中模拟部件，采用不同的数字电路结构。ADPLL结构中一个核心组件是时间数字转换器(Time-to-Digital Converter,TDC)，时间数字转换器用于将时间信息转换为编码的数字信号。但是，由于半导体工艺偏差的影响，导致现有技术的TDC分辨率低，难以实现高精度，而且电路结构复杂，功耗大。

因此，如何提供一种线性校准系统、方法和相应的数字锁相环，解决现有技术的TDC由于工艺偏差的影响，导致时间数字转换器出现分辨率低或精度较低等缺陷，已成为本领域技术人员亟待解决的技术难题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种时间数字转换器的线性校准系统、方法和数字锁相环，用于解决由于工艺偏差的影响，导致时间数字转换器出现分辨率低或精度较低的问题。

为实现上述目的及其他相关目的，本发明一方面提供一种时间数字转换器的线性校准系统，所述时间数字转换器的线性校准系统包括参考数控延迟模块、时间数字转换模块和状态机。在校正模式下，所述参考数控延迟模块用于接收第一时钟信号，并对第一时钟信号进行延迟处理，以生成参考时钟信号；所述时间数字转换模块被连接至所述参考数控延迟模块并且包括至少两个时间数字转换器，所述时间数字转换器用于接收第一时钟信号和参考时钟信号，并对所述第一时钟信号进行延时处理，以生成第一延迟信号，并且将所述第一延迟信号与所述参考时钟信号的相位进行比较并输出鉴相结果信号；所述状态机被连接至所述参考数控延迟模块和所述时间数字转换模块，对于每个所述时间数字转换器，所述状态机生成控制所述参考数控延迟模块的延迟控制信号，并根据鉴相结果信号反馈调节用于校准所述时间数字转换器的校准控制信号，以使所述第一延迟信号与所述参考时钟信号的相位对齐。

于本发明的一实施例中，所述时间数字转换器包括：数控延迟线，所述数控延迟线用于接收所述第一时钟信号，并在状态机的控制下对所述第一时钟信号进行延迟处理；鉴相器，所述鉴相器与所述数控延迟线相连接，并且连接至所述参考数控延迟模块，所述鉴相器用于将所接收的第一延迟信号的上升沿或下降沿与所述参考时钟信号相应的上升沿或下降沿进行比较并输出鉴相结果信号给状态机。

于本发明的一实施例中，所述参考数控延迟模块包括：参考数控延迟线，所述参考数控延迟线用于接收第一时钟信号，并对所述第一时钟信号进行延迟处理，输出参考时钟信号。

于本发明的一实施例中，所述状态机根据鉴相结果信号，调节所述参考数控延迟线的时钟延迟信号或对应的时间数字转换器的校准控制信号，直到鉴相器输出的鉴相结果信号指示所述第一延迟信号的上升沿或下降沿与所述参考时钟信号的相应的上升沿或下降沿对齐时为止。