[发明专利]一种基于FPGA的透明传输SDH总线数据的方法

说明书

本发明公开了一种基于FPGA的透明传输SDH总线数据的方法，该方法利用2对FPGA差分IO管脚，采用SDR技术实现对1路总线数据的双向传输或采用DDR技术实现对2路总线数据的双向传输，通过可编程器件FPGA与TelecomBus总线接口、200MHz时钟相连接，FPGA的差分IO通过连接器或者直接与另一片FPGA的差分IO相连接，该方法利用FPGA普通差分IO引脚多，且差分信号抗干扰强的特点，解决了传统SDH设备内部各个功能芯片之间互联总线管脚数量多、PCB走线困难、容易串扰且不利于扩展的缺点，且支持信道测试及环回功能，便于调试。

技术领域

本发明涉及SDH中的内部信号处理技术领域，具体是一种基于FPGA的透明传输SDH总线数据的方法。

背景技术

同步数字体系（Synchronous Digital Hierarchy，SDH）作为一种成熟的技术，支持大容量数据高速远程传输，可以接入以太网、话音、图像等各种类型各种速率业务，而且采用标准的国际统一技术标准，使得不同厂家设备均可以入网，对组网十分有利。故SDH在骨干网及接入网中有着大量的应用，在整个传输网络仍然十分重要。

SDH系统中由多个SDH网元组成。网元设备需要完成业务接入映射、复用/解复用、交叉、开销处理和指针处理功能。传统网元设备采用专用芯片完成上述功能。受限于芯片工艺水平、对业务带宽和数量的增量要求、业务扩展性、散热等要求，因此绝大多数场合下没有一款芯片能同时处理上述功能。也就是说，SDH网元设备需要使用不同的专用芯片分别处理相应的功能。对不同芯片之间的互联，传统方法有两种，一种是采用专用的串/并转换芯片进行互联，如图1所示。另一种是采用并行TelecomBus总线（每组总线双向至少22根线，其中两根时钟线）直接连接，如图2所示。由于SDH网元设备都要用FPGA来处理逻辑功能，如果再额外增加多个串/并转换芯片，会降低设备的集成度、增加功耗。而针对第二种方法，随着业务数量增加（例如每增加1路STM-1/4速率光），就要至少增加22根线，而每增加1路STM-16速率的光，对应地至少要增加82根线。板间互连线的急剧增加，对信号完整性、PCB布线难度/成本、电路板体积带来很不利的影响，尤其是总线需要通过连接器及背板，与另外1块电路板进行通信时，这种不利影响更加明显。

US6820159B2专利提到了可以利用一种LVDS接口来传输SDH网元总线数据的方法，该方法采用预定义的码表对总线的数据或状态进行相应的8B/10B编码。该方法需要增加对总线的状态解析，以便进行编码，这会额外占用芯片内部资源，同时还采用了时钟提取技术，增加了设计难度。

发明内容

本发明的目的在于解决现有SDH网元设备电路板内部或不同电路板之间芯片间总线互联信号线太多，不利于信号完整性、PCB布线、业务扩展等问题，而提供一种基于FPGA的透明传输SDH总线数据的方法。

实现本发明目的的技术方案是：

一种基于FPGA的透明传输SDH总线数据的方法，其特征在于，利用2对FPGA差分IO管脚，采用SDR技术实现对1路总线数据的双向传输或采用DDR技术实现对2路总线数据的双向传输，通过可编程器件FPGA与TelecomBus总线接口、200MHz时钟相连接，FPGA的差分IO通过连接器或者直接与另一片FPGA的差分IO相连接，包括如下步骤：

1）TelecomBus总线-差分IO方向的处理，步骤如下：

1-1）首先利用TelecomBus总线的随路19.44MHz时钟将该总线的8bit数据、1bitJ0J1信号和1bit PL信号合并成10bit数据，并进行5b/6b编码；

1-2）将编码后的数据送入发送缓存；

1-3）从缓存中读取出6bit数据，利用OSERDES进行并/串转换，若需要将2路总线通过1对差分引脚进行输出，则ODDR数据格式采用DDR，否则采用SDR；