[发明专利]一种图像处理设备、方法及装置

说明书

本发明公开了一种图像处理设备、方法及装置，FPGA，用于通过控制图像传感器的输出时序信号，控制所述图像传感器向CPU传输图像数据；所述FPGA，还用于向所述CPU传输待叠加信息；所述CPU，用于将所述待叠加信息叠加至所述图像数据中。由于在本发明实施例中，FPGA通过控制图像传感器的输出时序信号，控制图像传感器向CPU传输图像数据，FPGA向CPU传输待叠加信息，CPU将所述待叠加信息叠加至所述图像数据中。本发明实施例中，FPGA不采集图像数据，降低了设备对FPGA的性能要求，避免了由于FPGA的技术瓶颈导致不能满足使用要求的问题。

技术领域

本发明涉及视频监控技术领域，尤其涉及一种图像处理设备、方法及装置。

背景技术

在智能交通领域，违法取证设备需要严格的时序控制，需要采用现场可编程逻辑门阵列FPGA来生成相关的控制时序。

现有技术中FPGA输出控制时序，控制图像传感器sensor输出图像数据。同时，FPGA采集sensor输出的图像数据，在FPGA内部叠加上抓拍信息后输出给处理器CPU，CPU采集到带有抓拍信息的图像后根据抓拍信息进行相应的处理。

现有技术存在的问题是，由于FPGA要完成sensor数据的采集，抓拍信息的叠加以及叠加后的图像数据输出，所以需要大量的FPGA逻辑单元，管脚等资源，对FPGA的工作频率也有很高的要求。并且随着分辨率和帧率的不断提高对FPGA资源和工作频率的要求也不断提高，甚至形成技术瓶颈，导致FPGA不能满足使用要求。

发明内容

本发明实施例提供了一种图像处理设备、方法及装置，用以解决现有技术中随着分辨率和帧率的不断提高对FPGA资源和工作频率的要求也不断提高，甚至形成技术瓶颈，导致FPGA不能满足使用要求的问题。

本发明实施例提供了一种图像处理设备，所述设备包括：图像传感器、现场可编程逻辑门阵列FPGA和处理器CPU；

所述FPGA分别与所述图像传感器和所述CPU连接，所述图像传感器与所述CPU连接；

所述FPGA，用于通过控制所述图像传感器的输出时序信号，控制所述图像传感器向所述CPU传输图像数据；

所述FPGA，还用于向所述CPU传输待叠加信息；

所述CPU，用于将所述待叠加信息叠加至所述图像数据中。

进一步地，所述CPU，具体用于根据接收到图像数据携带的时间信息和待叠加信息携带的时间信息，确定匹配的图像数据和待叠加信息，将待叠加信息叠加至与其匹配的图像数据中。

进一步地，所述FPGA，具体用于向所述CPU传输伪图像数据，在所述伪图像数据中携带所述待叠加信息。

进一步地，所述FPGA，还用于对双快门参数进行设置及控制工频同步。

进一步地，所述CPU，具体用于当接收到图像数据，确定同步开始，并等待触发同步；当接收到待叠加信息，判断是否同步开始，如果是，将所述待叠加信息添加至同步队列并触发同步；

所述CPU，具体用于在等待触发同步时，判断预设时间长度内是否触发同步，如果是，获取所述同步队列中的所述待叠加信息，并将所述待叠加信息叠加至所述图像数据中。

另一方面，本发明实施例提供了一种图像处理方法，所述方法包括：

接收图像传感器传输的图像数据，其中，所述图像数据是FPGA通过控制所述图像传感器的输出时序信号，控制所述图像传感器传输的；

接收所述FPGA传输的待叠加信息；

将所述待叠加信息叠加至所述图像数据中。

进一步地，所述将所述待叠加信息叠加至所述图像数据中包括：