[发明专利]用于逻辑电路的全速测试的系统芯片及其操作方法

说明书

一种系统芯片包括：第一核中的第一扫描寄存器，该第一扫描寄存器最靠近第一核的输入端口；第一扫描寄存器的反馈路径上的反相电路；第一核中的第二扫描寄存器；以及逻辑电路，其位于第一扫描寄存器与第二扫描寄存器之间的数据路径上。在用于逻辑电路的全速测试的测试模式中，反相电路通过反转从第一扫描寄存器输出的扫描数据产生测试数据，第一扫描寄存器响应于时钟信号的第一脉冲存储测试数据，逻辑电路基于从第一扫描寄存器输出的测试数据产生结果数据，并且第二扫描寄存器响应于时钟信号的第二脉冲存储结果数据。

相关申请的交叉引用

于2019年1月10日在韩国知识产权局提交的标题为“用于逻辑电路的全速测试的系统芯片及其操作方法”的韩国专利申请No.10-2019-0003372以引用方式全文并入本文中。

技术领域

本文所述的本发明构思的实施例涉及一种系统芯片，并且更具体地说，涉及一种执行逻辑电路的全速测试的系统芯片以及该系统芯片的操作方法。

背景技术

系统芯片(SoC)是一种半导体芯片，其中实现了执行各种功能的系统。已经采用可测试性设计(DFT)技术对系统芯片中的逻辑电路进行测试。在DFT技术中，扫描测试是一种通过基于输入扫描模式数据(scan pattern data)验证输出数据来测试逻辑电路的测试技术。可基于扫描测试来识别逻辑电路的故障，例如卡死故障、过渡延迟故障等。可执行作为扫描测试的全速测试，以识别逻辑电路的过渡延迟故障。

随着对更复杂计算需求的增加，其上安装多个核的SoC(下文中称作“多核SoC”)得到了广泛的应用。随着多核SoC测试中所述多核之间数据交换量的增加，可能需要测试多个核之间的接口电路。然而，当对核进行单独测试时，可能无法对接口电路合适且有效地进行全速测试。

发明内容

实施例是一种包括多个核的系统芯片，该系统芯片包括：所述多个核的第一核中的第一扫描寄存器，该第一扫描寄存器最靠近第一核的输入端口；第一扫描寄存器的反馈路径上的反相电路；第一核中的第二扫描寄存器；以及逻辑电路，其位于第一扫描寄存器与第二扫描寄存器之间的数据路径上。在用于逻辑电路的全速测试的测试模式中，反相电路通过反转从第一扫描寄存器输出的扫描数据产生测试数据，第一扫描寄存器响应于时钟信号的第一脉冲存储测试数据，逻辑电路基于从第一扫描寄存器输出的测试数据产生结果数据，并且第二扫描寄存器响应于时钟信号的第二脉冲存储结果数据。

实施例是一种包括多个核的系统芯片，所述系统芯片包括：所述多个核的第一核中的第一扫描寄存器，第一扫描寄存器最靠近第一核的输出端口；第一扫描寄存器的反馈路径上的第一反相电路；所述多个核的第二核中的第二扫描寄存器，第二扫描寄存器最靠近第二核的输入端口；以及逻辑电路，其位于第一扫描寄存器与第二扫描寄存器之间的数据路径上。在用于逻辑电路的全速测试的测试模式中，第一反相电路通过反转从第一扫描寄存器输出的扫描数据产生第一测试数据，第一扫描寄存器响应于时钟信号的第一脉冲存储第一测试数据，逻辑电路基于从第一扫描寄存器输出的第一测试数据产生结果数据，并且第二扫描寄存器响应于时钟信号的第二脉冲存储结果数据。

实施例是一种系统芯片的操作方法，所述系统芯片用于第一扫描寄存器与第二扫描寄存器之间的数据路径上的逻辑电路的全速测试。所述方法包括以下步骤：响应于具有第一频率的时钟信号，通过第一扫描寄存器输出扫描数据；为第一扫描寄存器提供通过反转从第一扫描寄存器输出的扫描数据产生的测试数据；响应于具有第二频率的时钟信号的第一脉冲，通过第一扫描寄存器输出测试数据；基于从第一扫描寄存器输出的测试数据，通过逻辑电路输出结果数据；以及响应于具有第二频率的时钟信号的第二脉冲，通过第二扫描寄存器输出结果数据。

附图说明

通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，其中：

图1示出了根据示例性实施例的系统芯片(SoC)；