[发明专利]异步逐次逼近模拟-数字转换器的延迟控制电路

说明书

本发明公开了一种异步逐次逼近模拟‑数字转换器的延迟控制电路，包括：锁相环校正电路和延迟链电路，所述锁相环校正电路包括压控振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；所述延迟链电路包括：由N级第一延迟单元级联构成的延迟链；分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；一端接地，另一端接第一缓冲器输出端的第一电容。第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。能够提高ADC的工作速度，改善ADC的线性度和信噪比，增加量产芯片的良率。

技术领域

本发明涉及数据转换集成电路领域，尤其涉及异步SAR-ADC(逐次逼近模拟-数字转换器)的延迟控制电路。

背景技术

逐次逼近模拟-数字转换器(SAR-ADC)具有结构简单、功耗低、面积小和易于集成等特点，广泛应用于中等精度(8～16位)中等速度(<150Msps)领域。

常规SAR-ADC的时钟控制都是同步方式，即外部接入一个时钟，而片内的采样、转换、存储、输出的每一个步骤都由外部时钟定义。外部时钟的精度要与SAR-ADC的采样精度匹配。除了需要保证时钟源的纯净，还要对时钟到芯片内部各个环节的噪声都非常小心。此外，高速的时钟频率需要片内的逻辑门有很强的驱动能力，这意味着很大的功耗。对于高速SAR-ADC来说，做到100MS/s以上的速度，10位以上的精度，采用同步控制是非常的不经济，难度也非常大。

异步时钟控制是近年来SAR-ADC提速的最重要的系统级解决方案。SAR-ADC自身有一些特点，比如采样对时钟精度要求高，但转换对时钟精度几乎没有要求，刚好给异步时钟提供了发挥优势的空间。控制电路需要的脉冲自己产生，异步时钟控制放弃了同步时钟的分频操作，而是采用跟采样频率一样的外部时钟，把时钟分割成采样和转换两阶段。转换时系统对操作时钟边沿没有要求，把转换做成异步触发，用比较器触发SAR逻辑，SAR逻辑带动数字-模拟转换阵列(DAC Array)的方式完成N次比较。最后N个依次完成但未对齐时钟的数据通过同步方式输出结果。

异步SAR-ADC的基本结构如图2所示，外部时钟信号经过时钟发生电路产生采样时钟CLK_sample。采样时钟对输入差分信号INP、INN进行采样后，由高速比较器比较，并通过异或产生Ready信号输入到多相位时钟发生器和逐次逼近逻辑组成的高速数字电路，一方面产生一个时钟信号通过延迟链给比较器提供比较时钟，另一方面经过DAC(数字-模拟转换)控制电路对SAR-ADC的开关电容阵列(数字-模拟转换阵列，DAC Array)进行控制。DAC的参考电压由外部基准源(BG)经过参考电压缓冲器(VREF BUF)产生。整个异步SAR-ADC的延迟环路由比较器、异或门、多相位时钟产生电路和延迟链构成。由于其他电路的延迟基本都是固定的，所以对延迟链延迟时间的调节成为唯一的可控因子。

传统的异步SAR-ADC延迟控制电路如图3所示，VIN做为这个延迟链的输入信号。多路选择器(MUXN×1)从N个延迟单元(DELAY)的抽头中选择一路作为输出信号VOUT。由于延迟链的延迟时间随着工艺角、电压和温度(PVT)的变化，在不同PVT变化条件下，延迟时间甚至有大于两倍以上的变化。较大的延迟时间，可以增加DAC的稳定时间，从而提高ADC的整体性能，但可能造成ADC最后几个比较脉冲的丢失，影响ADC的大规模生产良率。较小的延迟时间会造成ADC的性能变差。

发明内容

本发明的目的在于提供一种异步逐次逼近模拟-数字转换器的延迟控制电路，能够提高ADC的工作速度，改善ADC的线性度和信噪比(SNR)，增加量产芯片的良率。

实现上述目的的技术方案是：

一种异步逐次逼近模拟-数字转换器的延迟控制电路，包括：锁相环校正电路和延迟链电路，其中，