[发明专利]异步逐次逼近模拟-数字转换器的延迟控制电路

权利要求书

1.一种异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，包括：锁相环校正电路和延迟链电路，其中，

所述锁相环校正电路包括压控振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；

所述延迟链电路包括：

由N级第一延迟单元级联构成的延迟链；N≥2，且为正整数；

分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；

输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；以及

一端接地，另一端接所述第一缓冲器输出端的第一电容；

其中，所述第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。

2.根据权利要求1所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述锁相环校正电路还包括：鉴频鉴相器、电荷泵、环路滤波器、第一反相器和M分频器，其中，

所述鉴频鉴相器接收基准频率；

所述鉴频鉴相器的输出端连接所述电荷泵的输入端；

所述电荷泵的输出端连接所述环路滤波器和所述压控振荡器；

所述环路滤波器产生所述第一控制电压供给所述压控振荡器；

所述压控振荡器的输出端依次通过所述第一反相器和所述M分频器连接所述鉴频鉴相器的输入端。

3.根据权利要求2所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述压控振荡器包括：N级相互级联的第二延迟单元，以及级联最后一级第二延迟单元并输出反馈给第一级第二延迟单元的第三延迟单元；N≥2，且为正整数；

所述第二延迟单元的延迟时间是所述第三延迟单元的延迟时间的两倍；

所述第一控制电压分别供给各所述第二延迟单元和所述第三延迟单元。

4.根据权利要求3所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述第一延迟单元和所述第二延迟单元结构一致，均由两级可控反相器级联组成；所述第三延迟单元包括一级可控反相器；

所述压控振荡器和所述延迟链电路均还包括：误差放大器、第一PMOS管、第一电阻、第二PMOS管和第一NMOS管，其中，所述误差放大器的第一输入端接所述第一控制电压或所述第二控制电压，第二输入端通过所述第一电阻接地，输出端接所述第一PMOS管的栅极和所述第二PMOS管的栅极；

所述第一PMOS管的源极接电源，漏极通过所述第一电阻接地；

所述第二PMOS管的源极接电源，漏极接所述第一NMOS管的漏极；

所述第一NMOS管的漏极和第一NMOS管的栅极连接；

所述第一NMOS管的源极接地；

所述第二PMOS管的栅极和所述第一NMOS管的栅极分别连接各个所述第一延迟单元或各个所述第二延迟单元和第三延迟单元；

所述延迟链电路还包括：连接所述多路选择器的输出端的第二缓冲器。

5.根据权利要求3所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述第一延迟单元和所述第二延迟单元结构一致，均由两级差分反相器级联组成；所述第三延迟单元包括一级差分反相器；

所述压控振荡器和所述延迟链电路均还包括：将所述第三延迟单元输出的差分信号或所述多路选择器输出的差分信号转化为单路信号的双转单电路；

所述延迟链电路还包括：连接所述双转单电路的输出端的第三缓冲器。

6.根据权利要求4所述的异步逐次逼近模拟-数字转换器的延迟控制电路，其特征在于，所述可控反相器包括：第三PMOS管、第四PMOS管、第二NMOS管和第三NMOS管，其中，

所述第三PMOS管的源极接电源，漏极接所述第四PMOS管的源极，栅极接所述第二PMOS管的栅极；

所述第四PMOS管的漏极和所述第二NMOS管的漏极的相接端作为输出端；

所述第四PMOS管的栅极和所述第二NMOS管的栅极的相接端作为输入端；

所述第三NMOS管的源极接地，漏极接所述第二NMOS管的源极，栅极接所述第一NMOS管的栅极。