[发明专利]输出控制电路、数据传输方法和电子设备

说明书

本公开提供了一种输出控制电路、数据传输方法和电子设备。输出控制电路包括：串并转换电路，配置为对输入的串行数据进行串并转换，从而得到至少一组并行数据；中间级缓存电路，配置为按照在所述串并转换电路中的串并转换的先后顺序将至少一组并行数据划分为至少两个类别的子组并行数据，并对至少两个类别的子组并行数据进行缓存；锁存输出电路，包括多个锁存阵列，每一个锁存阵列配置为接收任一类别的子组并行数据，并对任一类别的子组并行数据中的任一子组并行数据进行锁存输出；以及选择控制电路，配置为在任一子组并行数据的有效脉冲持续时间内，控制多个锁存阵列中针对任一子组并行数据的锁存阵列对任一子组并行数据进行锁存输出。

技术领域

本公开总体上涉及控制技术领域，具体地，涉及一种输出控制电路、数据传输方法和电子设备。

背景技术

在复杂控制中，经常涉及大量数据传输过程。为了正确实施数据传输，要求设计合理的输出控制电路。如果输出控制电路的逻辑功能和电路结构不合理，则可能导致时序发生错位，不能正确完成数据传输。

发明内容

本公开实施例提出了一种输出控制电路、数据传输方法和电子设备。

根据本公开实施例的一个方面，提供了一种输出控制电路，包括：依次连接的串并转换电路、中间级缓存电路、锁存输出电路和选择控制电路。其中，串并转换电路配置为对串行数据进行串并转换，从而得到至少一组并行数据。中间级缓存电路配置为接收上述至少一组并行数据，并按照在串并转换电路中的串并转换的先后顺序将上述至少一组并行数据划分为至少两个类别的子组并行数据，并对上述至少两个类别的子组并行数据进行缓存。锁存输出电路包括多个锁存阵列，多个锁存阵列中的每一个锁存阵列分别配置为接收上述至少两个类别的子组并行数据中的任一类别的子组并行数据，并对该任一类别的子组并行数据中的任一子组并行数据进行锁存输出。以及，选择控制电路配置为在任一子组并行数据的有效脉冲持续时间内，控制上述多个锁存阵列中针对该任一子组并行数据的锁存阵列对上述任一子组并行数据进行锁存输出。

例如，串并转换电路包括：采样信号发生器和并联的M个第一锁存器。其中，采样信号发生器包括M个输出端，该M个输出端配置为输出彼此之间的有效脉冲沿顺序相差第一设定时间的M个采样脉冲信号。M个第一锁存器各自包括第一输入端、第二输入端、以及输出端。M个第一锁存器的第一输入端均配置为接收上述串行数据，M个第一锁存器中的第m个第一锁存器的第二输入端电连接至采样信号发生器的第m个输出端。第m个第一锁存器配置为基于第m个采样脉冲信号对上述串行数据中的任一M位序列中的第m位数据进行锁存输出，第m个第一锁存器的输出端输出针对上述任一M位序列的一组并行数据中的第m位数据。其中，M为大于1的整数，m为大于等于1且小于等于M的整数。

例如，中间级缓存电路包括M个第二锁存器。M个第二锁存器分为P个第二锁存器组。P个第二锁存器组中的第p个第二锁存器组包括上述M个第二锁存器中的第[(p-1)×M/P]+1个第二锁存器至第p×M/P个第二锁存器。其中，上述M个第二锁存器各自包括第一输入端、第二输入端、以及输出端，上述M个第二锁存器中的第m个第二锁存器的第一输入端电连接至第m个第一锁存器的输出端；上述M个第二锁存器的第二输入端配置为接收时钟信号。上述第p个第二锁存器组中的M/P个第二锁存器的输出端配置为输出：针对上述任一M位序列的一组并行数据的、上述至少两个类别的子组并行数据中的第p个类别的子组并行数据。其中，P为大于1的整数，p为大于等于1且小于等于P的整数，M能够被P整除。

例如，上述多个锁存阵列包括P×N个锁存阵列，上述P×N个锁存阵列分为P个锁存阵列组，上述P个锁存阵列组中的第p个锁存阵列组包括N个锁存阵列。上述P×N个锁存阵列各自包括第一输入端、第二输入端和输出端。其中，第p个第二锁存器组中的M/P个第二锁存器的输出端均电连接至第p个锁存阵列组中的N个锁存阵列的第一输入端。其中，N为正整数，当上述串行数据包括X位数据时，N＝X/M，其中X为大于1的整数。

例如，当m＝p×M/P时，第p个第二锁存器组中的M/P个第二锁存器的第二输入端均电连接至采样信号发生器的第m个输出端。