[发明专利]动态锁存器、数据运算单元、芯片、算力板及计算设备

说明书

本发明提供一种动态锁存器、数据运算单元、芯片、算力板及计算设备。动态锁存器，包括一输入端，一同相输出端，一反相输出端，一时钟信号端，一数据传输单元，一同相数据保持单元，一反相数据保持单元，所述数据传输单元、所述同相数据保持单元以及所述反相数据保持单元依次串接在所述输入端和所述同相输出端之间，所述数据传输单元与所述同相数据保持单元之间具有一第一节点，所述同相数据保持单元与所述反相数据保持单元之间具有一第二节点，所述反相输出端电性连接至所述第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述同相输出端以及所述第一节点之间。可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

技术领域

本发明涉及一种受时钟控制的存储器件，尤其涉及一种在大规模数据运算设备中应用的动态锁存器、数据运算单元、芯片、算力板及计算设备。

背景技术

动态锁存器应用非常广泛，可用做数字信号的寄存。图1为现有动态锁存器的电路结构图。如图1所示，动态锁存器100包括串联连接在输入端D及同相输出端Q之间的传输门101、反相器102以及反相器103。传输门101与反相器102之间形成节点S0，反相器102与反相器103之间形成节点S1，数据通过反相器102以及反相器103中晶体管的寄生电容暂存在节点S0和/或节点S1。动态锁存器通过同相输出端Q输出与输入端D的数据同相的数据，反相输出端QN输出与输入端D的数据反相的数据，但是，节点S0和节点S1容易产生动态漏电，导致所暂存的数据丢失。

因此，如何有效减少动态锁存器的动态漏电实为需要解决的问题。

发明内容

为了解决上述问题，本发明提供一种动态锁存器，可以有效补偿节点的动态漏电流，提高数据的安全性和正确率。

为了实现上述目的，本发明提供一种动态锁存器，包括一输入端，用于输入一数据；一同相输出端，用于同相输出所述数据；一反相输出端，用于反相输出所述数据；一时钟信号端，用于提供时钟信号；一数据传输单元，在所述时钟信号控制下传输所述数据；一同相数据保持单元，用于同相保持所述数据传输单元传输的所述数据；一反相数据保持单元，用于反相保持所述数据传输单元传输的所述数据；所述数据传输单元、所述同相数据保持单元以及所述反相数据保持单元依次串接在所述输入端和所述同相输出端之间，所述数据传输单元与所述同相数据保持单元之间具有一第一节点，所述同相数据保持单元与所述反相数据保持单元之间具有一第二节点，所述反相输出端电性连接至所述第二节点；其中，还包括一漏电补偿单元，所述漏电补偿单元电性连接在所述同相输出端以及所述第一节点之间。

上述的动态锁存器，其中，所述漏电补偿单元具有一第一端、一第二端以及一控制端，所述第一端电性连接至所述同相输出端，所述第二端电性连接至所述第一节点。

上述的动态锁存器，其中，所述漏电补偿单元包括一PMOS晶体管及一NMOS晶体管，所述PMOS晶体管及所述NMOS晶体管串联连接在所述同相输出端与所述第一节点之间。

上述的动态锁存器，其中，所述PMOS晶体管具有一源极端、一漏极端及一栅极端，所述NMOS晶体管具有一源极端、一漏极端及一栅极端，所述PMOS晶体管的所述源极端电性连接至所述同相输出端，所述漏极端电性连接至所述NMOS晶体管的所述漏极端，所述NMOS晶体管的所述源极端电性连接至所述第一节点。

上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第一节点。

上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至所述第二节点。

上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一地。

上述的动态锁存器，其中，所述PMOS晶体管与所述NMOS晶体管的栅极端并联并电性连接至一电源。