[发明专利]一种片上系统

说明书

本申请公开了一种片上系统，片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。通过上述方式，能够根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性。

技术领域

本申请涉及片上设计技术领域，特别是涉及一种片上系统。

背景技术

片上系统，也称系统级芯片(System on Chip，SoC)。从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上；从广义角度讲，SoC是一个微小型系统。学术界一般倾向将SoC定义为将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，它通常是客户定制的，或是面向特定用途的标准产品。

实时时钟，是一个独立的定时器，拥有一组连续计数的计数器，在相应软件配置下，可提供时钟、日历的功能，如果修改计数器的值，可以重新设置系统当前的时间和日期。实时时钟，内部包含一个32位的可编程计数器，用于较长时间段的测量。

发明内容

为解决上述问题，本申请提供了一种片上系统，能够根据对实时时钟的功能和数量的需求进行动态的调整，提高了处理器的扩展性和易用性。

本申请采用的一个技术方案是：提供一种片上系统，该片上系统包括通过系统总线连接的处理器和FPGA，其中，基于FPGA的逻辑资源实现：多个外设实时时钟；系统总线接口，连接多个外设实时时钟，并通过系统总线连接处理器，系统总线接口用于将处理器通过系统总线发送的外设地址信号映射成对应的外设实时时钟的寄存器地址信号，以对相应的外设实时时钟进行操作。

其中，外设实时时钟包括：内部总线接口，连接系统总线接口；控制器，连接内部总线接口，用于映射实时时钟内核的寄存器；实时时钟内核，连接控制器，用于映射实时时钟内核的寄存器到处理器的外设地址空间中对应的地址位置，以使处理器通过控制外设地址空间中对应的地址位置的寄存器，实现对实时时钟内核的操作。

其中，实时时钟内核包括：寄存器模块，连接控制器，用于向控制器映射寄存器地址；控制模块，连接寄存器模块；时钟更新模块，连接寄存器模块和控制模块；同步模块，连接时钟更新模块；定时器模块，连接时钟更新模块和同步模块。

其中，定时器模块为32位定时器模块。

其中，寄存器模块包括数据寄存器、时钟匹配寄存器、当前时钟重载寄存器、控制寄存器、中断掩码设置和清除寄存器、原始中断状态寄存器和中断清除寄存器。

其中，内部总线接口包括时钟信号端、复位信号端、片选信号端、地址信号端、使能信号端、读写控制信号端、读数据信号端和写数据信号端。

其中，系统总线接口用于对处理器的外设地址空间进行译码，并在处理器中映射外设实时时钟的寄存器。

其中，系统总线接口包括：地址译码单元，连接系统总线和多个外设实时时钟，用于将处理器通过系统总线发送的外设地址信号译码成对应的外设实时时钟的寄存器地址信号；片选单元，连接系统总线和多个外设实时时钟，用于根据处理器发送的片选信息对相应的外设实时时钟进行使能；数据通道，连接系统总线和多个外设实时时钟，用于处理器和多个外设实时时钟的数据交互。

其中，外设实时时钟包括依次连接的内部总线接口、控制器、实时时钟内核；地址译码单元还用于分析控制器映射的实时时钟内核的寄存器的地址深度，计算处理器的外设地址空间中映射一个实时时钟内核的寄存器所需的地址空间深度；以及分析预配置的实时时钟内核数量，计算出所有实时时钟内核的寄存器一共所使用的处理器的外部设备地址空间深度。