[发明专利]半导体器件的制作方法、超结器件及其制作方法在审
申请号: | 201911047824.3 | 申请日: | 2019-10-30 |
公开(公告)号: | CN110767743A | 公开(公告)日: | 2020-02-07 |
发明(设计)人: | 罗顶;何云;袁家贵;管浩 | 申请(专利权)人: | 中芯集成电路制造(绍兴)有限公司 |
主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L27/02;H01L21/8232 |
代理公司: | 31237 上海思微知识产权代理事务所(普通合伙) | 代理人: | 曹廷廷 |
地址: | 312000 浙*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 硬掩膜层 超结器件 刻蚀 半导体器件 光刻胶 终端区 制作 工艺限制 耐压能力 元胞区 衬底 耐压 掩膜 预设 填充 开口 | ||
本发明提供了一种半导体器件的制作方法、超结器件及其制作方法。在半导体器件的制作方法中,在衬底上仅需形成一层硬掩膜层,通过先在硬掩膜层上开出不同深度的开口,以所述硬掩膜层作为掩膜可以预先刻蚀出较深的第一沟槽,在刻蚀形成第三沟槽时不需要再做第二层硬掩膜层和/或光刻胶,预先刻蚀的第一沟槽的深度不再受现有技术中后续还需再做第二层硬掩膜层和/或光刻胶时填充困难的工艺限制,第二沟槽的深度与第三沟槽的深度之差(即第一沟槽的深度)有较大范围。在超结器件及其制作方法中,终端区沟槽的深度与元胞区沟槽的深度之差(即第一预设深度)有较大范围,对终端区的耐压大大改善,从而提高超结器件整体耐压能力和可靠性。
技术领域
本发明属于集成电路制造技术领域,具体涉及半导体器件的制作方法、超结器件及其制作方法。
背景技术
超结器件是中高压领域的一种十分重要的功率器件,超结器件通常包括元胞区和终端区,超结器件中,除了需要元胞区有足够高的耐压外,终端区的耐压对于超结器件的耐压和可靠性具有重要的意义。
现有的一种超结器件,终端区的沟槽深度和元胞区的沟槽深度相同,由于工艺控制的限制,终端区的耐压常常低于元胞区的耐压,击穿容易发生在终端区位置,导致超结器件耐压降低,从而降低了超结器件的可靠性。
现有的另一种超结器件,终端区的沟槽深度比元胞区的沟槽深度较深,其制作方法为:先在终端区进行第一次光刻刻蚀形成浅沟槽,按常规,第一次光刻刻蚀需制作第一层掩模层;然后再进行第二次光刻刻蚀,同时在元胞区和终端区进行深槽刻蚀,且终端区在第二次光刻刻蚀作用下的深槽刻蚀是在第一次光刻形成的浅沟槽上的继续延伸。按这种方法去做,第一次刻蚀形成的浅沟槽不能太深。因为如果浅沟槽太深的话,在第二次光刻刻蚀中,制作第二层掩模层和光刻涂胶的工艺都会填充浅沟槽,存在填充困难的问题,此方案工艺可行性差。因此,这种超结器件,终端区的沟槽深度与元胞区的沟槽深度之差(即浅沟槽的深度)有限,对终端区的耐压改善有限,还是不能很好的满足超结器件耐压的需求。
发明内容
本发明的目的在于提供一种半导体器件的制作方法,在半导体器件中形成不同深度的第二沟槽和第三沟槽,且第二沟槽的深度与第三沟槽的深度之差(即第一沟槽的深度)有较大范围。
本发明的另一目的在于提供超结器件及其制作方法,终端区沟槽的深度与元胞区沟槽的深度之差(即第一预设深度)有较大范围,提高超结器件终端区的耐压能力,从而提高超结器件整体耐压能力和可靠性。
本发明提供一种半导体器件的制作方法,包括:
提供一衬底;所述衬底上形成有硬掩膜层;
图形化所述硬掩膜层,图形化的硬掩膜层中具有第一开口和第二开口,所述第一开口暴露出所述衬底,所述第二开口未暴露出所述衬底;
以所述硬掩膜层为掩膜刻蚀所述衬底,形成对应于第一开口的第一沟槽;
整体刻蚀所述硬掩膜层,以使第二开口下方的硬掩膜层被刻蚀而形成第三开口,所述第三开口暴露出所述衬底;
以所述硬掩膜层为掩膜刻蚀所述衬底,形成对应于所述第一开口的第二沟槽,和对应于所述第三开口的第三沟槽,所述第二沟槽的深度大于第三沟槽的深度。
进一步的,所述衬底包括第一区和第二区;图形化所述硬掩膜层包括:
第一次图形化所述硬掩膜层,在位于所述第二区的硬掩膜层中形成暴露出所述衬底的第一开口;
第二次图形化所述硬掩膜层,在位于所述第一区的硬掩膜层中形成未暴露出所述衬底的第二开口。
进一步的,所述第一沟槽的深度范围为:1~10μm。
本发明还提供一种超结器件的制作方法,包括:
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