[发明专利]一种数字时钟倍频器

说明书

本发明属于集成电路技术领域，具体为一种数字时钟倍频器。本发明的数字时钟倍频器包括：包括若干个级联的二倍频单元，每个二倍频单元由一个占空比恢复电路和一个二倍频器级联而成；占空比恢复电路用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器：产生50%占空比的输入信号的二倍频信号。本发明通过级联占空比恢复电路和二倍频器，产生输入时钟的多倍频信号。本发明的检测和控制电路均可由标准数字电路实现，可以方便地应用于数字系统或混合信号系统中，提供多个不同频率的时钟。

技术领域

本发明属于集成电路设计技术领域，具体涉及时钟倍频器。

背景技术

集成电路，尤其是数字集成电路中广泛地需要使用时钟信号。在规模较大的系统，如处理器，片上系统，混合信号系统中，为了进一步优化各个模块和子系统的能效，往往需要使用不同频率的时钟信号。这些时钟信号如果分别由片外输入，需要大量的芯片管脚，时钟缓冲器，占用大量的芯片面积。如果通过从片外输入高频时钟，再由片上分频网络实现，时钟缓冲器所需要功耗会显著提高，不利于能效的优化。因此，采用片外输出频率较低的时钟，于片上产生不同的倍频时钟，供给不同电路使用，可以提高时钟网络的能效。

传统的时钟倍频器实现方式通常为：

1、由高频时钟计数，产生新的相位，从而获得倍频时钟信号。该方法仍然需要高频时钟，且电路工作频率高，设计难度较大，功耗较高；

2、使用基于逻辑运算的相位合成，由原信号的上升沿和下降沿中产生新的时钟周期，从而获得倍频时钟信号。该方法产生的输出信号占空比不准确，不利于为其他电路提供稳定时序，还要求输入时钟信号占空比为准确的50%，否则倍频后的时钟频率不稳定；

3、基于锁相环/延时锁相环等的倍频系统，利用负反馈环路产生倍频时钟信号。该方法灵活性最高，但涉及大量模拟电路，设计难度较高，占用芯片面积较大，不利于系统的重构与集成。

发明内容

为解决上述方法存在的问题，本发明提供一种结构简洁、功耗较低，便于重构与集成的数字时钟倍频器。

本发明提供的数字时钟倍频器，通过级联占空比恢复电路与二倍频器，实现不同倍频时钟的输出。本发明可以使用标准数字单元实现，支持使用硬件描述语言如Verilog等进行描述，可以在可编程器件中实现，系统简洁灵活，功耗较低，便于重构与集成，可以用于需要多时钟的系统中。

本发明为解决传统时钟倍频器实现方式中，需要高频时钟，输出占空比相位不稳定，需要模拟电路因此不兼容标准数字集成电路设计流程的问题，通过级联占空比恢复电路与二倍频器，实现不同倍频时钟的输出，占空比为50%，有利于系统的时序控制。

本发明提供的数字时钟倍频器，包括：若干个级联的二倍频单元，其中，每个二倍频单元至少由一个占空比恢复电路和一个二倍频器级联而成；若干上述两个单元电路的级联，用于产生输入信号的多种倍频信号；所述占空比恢复电路，用于将任意占空比的输入信号恢复至占空比为50%；所述二倍频器，用于产生50%占空比的输入信号的二倍频信号。

本发明中，所述的占空比恢复电路，包括第一数控延时链1，第二数控延时链2，第一鉴相器1，第二鉴相器2，边沿合成器，输出控制单元和控制单元。该电路的原理是，仅依据输入时钟的上升沿，作为输出信号的基准，调整输出信号上升沿和下降沿之间的延时，与其自身延时半个周期后的信号比较，若二者上升沿和下降沿均分别对齐，则输出信号的占空比为50%。