[发明专利]算术逻辑单元、数据处理系统、方法和模块

说明书

本申请公开了算术逻辑单元、数据处理系统、方法和模块。一种算术逻辑单元(300)，包括：加法单元(320)，所述加法单元(320)用于确定第一输入(310a)和第二输入(310b)的和(320i)；以及对数加法单元(330)，所述对数加法单元(330)用于使用所述和(320i)和第三输入(310c)来确定输出(340)。当在对数域中表示所述第一输入(310a)、所述第二输入(310b)和所述第三输入(310c)时，所述输出(340)是在所述对数域中表示的乘法‑累加输出。

技术领域

本发明涉及算术逻辑单元、数据处理模块、系统和方法。更具体地所述算术逻辑单元、数据处理模块、系统和方法在对数域中操作，其中输入和输出是在对数域中。

背景技术

由现代计算设备承担的许多功能和过程常常要求在设备的硬件内实现功能。在更小设备中对于提高的速度和处理能力的需求意味着期望减小这些功能中的每一个要求的面积。特别地随着神经网络的出现，神经网络加速器正变得更常见。神经网络加速器通常包含许多算术逻辑单元(‘ALU’)，每个ALU通常包含至少一个乘法器累加器(‘MAC’)单元。典型的MAC单元100被示出在图1中。MAC单元100被布置为接收多个输入110a、110b、110c以便执行乘法-累加运算：

d＝a*b+c (等式1)

MAC单元100包括乘法部分120和加法部分130。如果MAC单元100被配置为接收16位输入110a、110b、110c，则乘法部分120将包括15个16位加法器，并且加法部分130将包括一个32位加法器。结果，一个MAC单元100在ALU内要求相对大的面积。因此，期望减小每个MAC单元100所要求的面积，使得更大数量的MAC单元100可以被并入在单个ALU内，并且因此提高特定设备的处理能力和速度。

发明内容

根据本发明的第一方面，提供了一种算术逻辑单元，包括：加法单元，所述加法单元用于确定第一输入和第二输入的和；以及对数加法单元，所述对数加法单元用于使用所述和和第三输入来确定输出，其中，当在对数域中表示所述第一输入、所述第二输入和所述第三输入时，所述输出是在所述对数域中表示的乘法-累加输出。

根据本发明的第二方面，提供了一种数据处理系统，所述数据处理系统包括：处理器；神经网络加速器，所述神经网络加速器包括一个或多个算术逻辑单元；以及存储装置，其中，所述算术逻辑单元被配置为在对数域中执行数据处理运算。

根据本发明的第三方面，提供了一种用于生成输出的数据处理模块，所述模块包括：最大检测单元，所述最大检测单元用于确定第一输入与第二输入之间的最大值；差值单元，所述差值单元用于确定所述第一输入与所述第二输入之间的差值；以及小数分离单元，所述小数分离单元用于确定所述差值的整数部分和小数部分，其中，当在对数域中表示所述第一输入和所述第二输入时，在所述对数域中表示所述输出。

根据本发明的第四方面，提供了一种数据处理方法，所述方法包括以下步骤：接收第一输入和第二输入；确定所述第一输入与所述第二输入之间的最大值；确定所述第一输入与所述第二输入之间的差值；确定所述差值的整数部分和小数部分；计算所述小数部分的取反量(inverse)；将所述取反量移位所述整数部分以产生移位值；将所述移位值和所述最大值相加以产生用于由数据处理器使用的输出，其中，当在对数域中表示所述第一输入和所述第二输入时，在所述对数域中表示所述输出。

附图说明

根据参考附图进行的仅作为实施例给出的以下描述，进一步的特征将变得显而易见，在附图中相似的附图标记用于表示相似的特征。

图1示意性地示出已知的乘法器-累加器单元；

图2是示出根据实施例的数据处理方法的流程图；

图3示意性地示出根据实施例的乘法器-累加器单元；