[发明专利]基于STM32的低成本高速存储测试装置

权利要求书

1.一种基于STM32的低成本高速存储测试装置，其特征在于，包括：

STM32主控模块(1)，用于控制采集调理电路模块(2)、ADC采集模块(3)、多片选NANDFLASH存储模块(4)、串口通信模块(5)工作；

所述STM32主控模块(1)包括STM32F407VGT6芯片、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、晶振；所述第一电阻(R1)的一端与STM32F407VGT6芯片的37脚相连，另一端接地；第二电阻(R2)的一端与STM32F407VGT6芯片的94脚相连，另一端与STM32F407VGT6芯片的相短接的20脚、74脚、27脚、10脚相连并接地；STM32F407VGT6芯片的50脚、75脚、100脚、28脚、11脚、6脚短接至3.3V并与第三电阻(R3)的一端相连，第三电阻(R3)的另一端与STM32F407VGT6芯片的22脚、第四电容(C4)的一端、第五电容(C5)的一端相连，第四电容(C4)的另一端、第五电容(C5)的另一端与STM32F407VGT6芯片的19脚、第一电容(C1)的一端、第二电容(C2)的一端、第三电容(C3)的一端相连并接地，第一电容(C1)的另一端与STM32F407VGT6芯片的49脚相连，第二电容(C2)的另一端与STM32F407VGT6芯片的73脚相连，第三电容(C3)的另一端与STM32F407VGT6芯片的21脚相连；STM32F407VGT6芯片的12脚与第四电阻(R4)的一端、晶振的一端、第六电容(C6)的一端相连，第六电容(C6)的另一端与第七电容(C7)的一端相连，第七电容(C7)的另一端与晶振的另一端、第四电阻(R4)的另一端、STM32F407VGT6芯片的13脚相连；

采集调理电路模块(2)，用于实现阻抗匹配；

ADC采集模块(3)，用于在STM32主控模块(1)的控制下，高速采集经采集调理电路模块(2)处理后的信号；

多片选NAND FLASH存储模块(4)，用于在ADC采集模块(3)采集完成后，在STM32主控模块(1)的控制下，持久性存储测试数据；

串口通信模块(5)，用于在STM32主控模块(1)的控制下，将多片选NAND FLASH存储模块(4)存储的数据传至上位机。

2.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述采集调理电路模块(2)的信号输入端与被采信号相连，其输出端与ADC采集模块(3)的输入端相连；ADC采集模块(3)的输出端与STM32主控模块(1)相连；多片选NAND FLASH存储模块(4)与STM32主控模块(1)相连；串口通信模块(5)的输入端与STM32主控模块(1)相连，串口通信模块(5)的输出端与上位机相连。

3.根据权利要求1所述的基于STM32的低成本高速存储测试装置，其特征在于，所述采集调理电路模块(2)包括OPA642芯片、接插件(P3)、第十一电阻(R11)、第十三电阻(R13)；接插件(P3)的1脚与第十三电阻(R13)的一端相连并接地；第十三电阻(R13)的另一端与OPA642芯片的2脚、第十一电阻(R11)的一端相连，第十一电阻(R11)的另一端与OPA642芯片的6脚相连并输出信号out至ADC采集模块(3)，接插件(P3)的2脚与OPA642芯片的3脚相连；OPA642芯片的7脚连接+5V电压；OPA642芯片的4脚连接-5V电压。