[发明专利]锁相回路电路

说明书

本发明公开一种锁相回路电路，其包括延迟锁相回路及次取样锁相回路。延迟锁相回路用于将第一参考时钟及第二参考时钟锁相于输入时钟，其包括相位修正电路、积分器及第一次取样相位检测电路。次取样锁相回路经配置以预定的锁相回路频率产生输出时钟，且输出时钟锁相于第一参考信号，其包括第二次取样相位检测电路、相位频率检测电路、电压控制振荡器及第一除频器。其中，相位修正电路在工作周期调整模式及延迟锁相回路模式下操作，在工作周期调整模式下，积分器根据第一参考时钟及第二参考时钟产生第一控制信号。在延迟锁相回路模式下，相位修正电路依据第二控制信号调整输入时钟以产生第一参考时钟及第二参考时钟。

技术领域

本发明涉及一种锁相回路电路，特别是涉及一种具有可在工作周期调整模式及延迟锁相回路模式下操作的相位调整电路，以及精准控制预定死区时间的相位频率检测电路。

背景技术

锁相回路(Phase-locked loop，PLL)是一种利用反馈(Feedback)控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相回路会检测到这种变化，并且通过其内部的反馈系统来调节输出时钟，直到两者重新同步，这种同步又称为「锁相」(Phase-locked)。

在传统的PLL中，由于反馈路径中设置的N除频器，相位检测器(PD)及电荷泵(CP)的噪声在控制压控振荡器(Voltage-controlled oscillator，VCO)输出时被乘以N²，而此因子主导了PLL的相位噪声，并限制可实现的PLL抖动·功率因子(FOM)。为此，发展了次取样锁相回路(Sub-sampling phase locked loop，SSPLL)，其中使用了相位检测器，用参考时钟对高频VCO的输出进行次采样。因在回馈路径上省去了除频器，因此，此PLL中的PD及CP噪声不会乘以N²，并且会因高相位检测增益而大大衰减，从而导致较低的相位噪声及更好的PLL抖动·功率因子。

然而，上述电路功能单一，而无法针对不同应用来操作在不同模式下。故，如何通过电路设计的改良，来进一步针对不同的应用提升电路效能，来克服上述的缺陷，已成为该项事业所欲解决的重要课题之一。

发明内容

本发明所要解决的技术问题在于，针对现有技术的不足提供一种锁相回路电路，具有可在工作周期调整模式及延迟锁相回路模式下操作的相位调整电路，以及精准控制预定死区时间的相位频率检测电路。

为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种锁相回路电路，其包括延迟锁相回路及次取样锁相回路。延迟锁相回路用于将第一参考时钟及第二参考时钟锁相于输入时钟，其包括相位修正电路、积分器及第一次取样相位检测电路。相位修正电路，经配置以根据第一控制信号或第二控制信号调整该输入时钟，并产生该第一参考时钟及该第二参考时钟。积分器经配置以产生第一控制信号。第一次取样相位检测电路经配置以第二参考时钟对输出时钟取样，以产生第二控制信号。次取样锁相回路，经配置以预定的一锁相回路频率产生该输出时钟，且该输出时钟锁相于该第一参考信号，其包括第二次取样相位检测电路、相位频率检测电路、电压控制振荡器及第一除频器。第二次取样相位检测电路经配置以第一参考时钟对输出时钟取样，并输出一第三控制信号。相位频率检测电路经配置以接收第一参考时钟及除频信号，当第一参考时钟及除频信号之间的相位误差大于预定死区时间时，相位频率检测电路产生第四控制信号。电压控制振荡器经配置以依据第三控制信号及第四控制信号产生输出时钟。第一除频器经配置以将输出时钟除频以产生除频信号。其中，相位修正电路在工作周期调整模式及延迟锁相回路模式下操作，在工作周期调整模式下，积分器经配置以根据第一参考时钟及第二参考时钟产生第一控制信号，且相位修正电路依据第一控制信号调整输入时钟以产生第一参考时钟及该第二参考时钟。在延迟锁相回路模式下，相位修正电路依据第二控制信号调整输入时钟以产生第一参考时钟及第二参考时钟。