[发明专利]内存装置

说明书

一种内存装置，其包含有至少一载板、一控制器、至少一分接器、多数内存模块以及至少二电阻。该控制器连接该载板，该分接器、各内存模块与各电阻分别设于该载板，该分接器具有一连接该控制器的输入端、一第一输出端及一第二输出端，各内存模块可分别部分串联后连接至该第一输出端与该第二输出端，各电组分别与连接至该第一输出端与该第二输出端的一内存模块连接。藉此，可由分接器的第一输出端与第二输出端同时将控制器的命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取，进而可缩短控制器的读取路径，而达到快速读取以及提升使用效能的功效。

技术领域

本发明有关于一种内存装置，尤指一种可缩短控制器的读取路径，而达到快速读取以及提升使用效能的内存装置。

背景技术

目前一般的内存装置（如：DDR4），其包括有一控制器、多数连接该控制器的内存模块、及一连接其中一内存模块的电阻。

当该控制器读取各内存模块进行使用时，今以133.35mm的长度，并八颗内存模块的内存装置为例，该控制器会由第一颗内存模块依序读取到第八颗内存模块，因此该控制器的读取路径需要260mm，使得该控制器的读取路径较长，且读取速度较慢，而影响该内存装置的效能。

为解决上述种种缺失，本案发明人特潜心研究，开发出一种内存装置，以有效改善上述缺点。

发明内容

本发明的主要目的在于，针上述现有技术的不足，提供一种内存装置，可由分接器的第一输出端与第二输出端同时将控制器的命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取，进而可缩短控制器的读取路径，而达到快速读取以及提升使用效能的功效。

为达上述目的，本发明所采用的技术方案是：一种内存装置，其特征在于，其包含有：至少一载板；一控制器，其连接该载板，作为命令讯号、地址讯号或时序讯号的读取与控制；至少一分接器，其设于该载板上且连接该控制器，该分接器具有一连接该控制器的输入端、一第一输出端及一第二输出端，由该输入端接收该控制器的命令讯号、地址讯号或时序讯号，并由该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出；数个内存模块，其分别设于该载板上，且部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第一输出端，另外部分的内存模块分别将地址线与控制线串联后，再以其中一内存模块连接至该第二输出端，各内存模块储存所需的程序指令或数据；该分接器的输入端接收控制器的命令讯号、地址讯号或时序讯号后，通过该第一输出端与该第二输出端同时将命令讯号、地址讯号或时序讯号分别送出至各内存模块，以提供该控制器进行程序指令或数据读取；以及至少二电阻，其分别设于该载板上，其中一电阻与连接至该第一输出端的一内存模块连接，而另一电阻与连接至该第二输出端的一内存模块连接，各电阻可分别吸收各内存模块的反射讯号。

所述控制器为中央处理器。

所述连接至该第一输出端的各内存模块可设于该载板的一侧，且数量至少为四个，而连接至该第二输出端的各内存模块可设于该载板的另一侧，且数量至少为四个。

所述控制器透过该分接器的该第一输出端与该第二输出端读取各内存模块中程序指令或数据的路径为80mm。

所述各电阻分别连接至一终端电压。

所述各内存模块以至少四个为一组的方式，以数组呈由上而下排列的方式设于该载板。

所述装置于数个载板上分别设有至少四个内存模块，而各载板上的各内存模块呈方式矩阵排列，并以Ω型态的线路连接各内存模块，并各载板可相互层迭。

附图说明

图1是本发明第一实施例的示意图。

图2是本发明第二实施例的示意图。

图3是本发明第二实施例的示意图。