[发明专利]先进工艺和低电压下的集成电路统计时序分析方法

说明书

本发明公开了一种先进工艺和低电压下的集成电路统计时序分析方法，通过对先进工艺下集成电路的工艺参数波动情况进行仿真建模，基于低电压下集成电路延时与工艺参数间的关系建立电路时序统计模型，分析集成电路时序波动情况下的最大延时和最小延时。与传统的静态时序分析方法相比，能够更准确的分析工艺参数波动下的电路延时分布情况，对于先进工艺和低电压下集成电路设计具有重要意义。

技术领域

本发明涉及先进工艺制造的集成电路在低电压下的时序分析，特别是涉及一种先进工艺和低电压下的集成电路统计时序分析方法。

背景技术

随着集成电路规模与计算能力的不断增长，能耗逐渐成为制约各类计算系统包括物联网、嵌入式设备、移动终端、超算与数据中心等发展的一个重要限制。发展高能效集成电路技术，是解决计算系统能耗问题的一个重要手段。传统的集成电路通过追求先进工艺尺寸以及供电电压的等比例缩放来满足降低芯片能耗密度的要求，然而随着摩尔定律与Dennard Scaling定律发展到极限，功耗大幅度降低的工艺红利正在逐渐消失。传统的发展路线已经无法维持。以往几乎每一代新制造工艺的出现都意味着供电电压的等比例缩放，因此能够带来本征能效(ICE)的阶跃式发展以适应芯片计算能力与规模的增长，但在130nm工艺之后，工艺的演进已经很难保证工作电压的大幅下降，其亚线性的增长趋势使得计算系统能效跟不上规模的增长。与此同时，常用的低功耗技术如动态电压调制(DVFS)、功率门控(Power Gating)、多阈值器件、时钟门控等，也随着工作电压与阈值电压的逼近，优化空间变得相对有限。因此，如何进一步降低工作电压幅度，实现能效阶跃式提升成为计算系统亟需解决的问题之一。

近阈值(Near-Threshold)集成电路设计通过将芯片或电路的供电电压降低到接近晶体管阈值电压水平，能取得大幅度的能效降低，被认为是未来提升一个数量级计算能效的设计技术。与传统的高能效技术关注特定的功耗组成部份、或采用针对应用的定向优化思路相比，近阈值设计降低功耗原理基于功耗-电压平方法则(P＝CV²F)，能够从电路工作原理角度对集成电路能效实现更显著的提升。

然而，伴随着先进工艺和以近阈值设计为代表的低电压技术的兴起以及在集成电路性能和能效方面取得的显著优势，集成电路工艺参数波动对电路时序的影响愈发凸显而不可忽视，对集成电路设计技术提出了严峻挑战。集成电路制造过程中由于设备精度或工艺限制导致晶体管尺寸、栅氧化层厚度、掺杂浓度等工艺参数不可避免的偏离其标称值，使得集成电路物理特性例如电路时序(即电路延时)随之波动。一方面，在先进工艺下，随着集成电路制程线宽的不断降低，电路时序对工艺参数波动愈发敏感，工艺参数波动导致电路时序波动显著增加；另一方面，在低电压下，集成电路电流特性乃至时序特征与工艺参数呈指数关系，进一步导致电路时序波动加剧，且呈非高斯分布。

为了分析先进工艺和低电压设计中工艺参数波动影响下的电路时序，传统的集成电路静态时序分析方法以电路时序标称值为基础，通过乘以特定的比例系数评估电路时序的统计分布范围。显然，该比例系数随着电路中单元类型、尺寸、负载和工艺角变化，设置不当要么导致集成电路延时波动情况下时序违规，即无法满足预定设计功能和性能要求，要么导致时序裕量过大，为迁就电路极端情况导致能效降低。

发明内容

发明目的：本发明的目的是提供一种先进工艺和低电压下的集成电路统计时序分析方法，能够更准确地分析工艺参数波动下的电路延时分布情况。

技术方案：为达到此目的，本发明采用以下技术方案：

本发明所述的先进工艺和低电压下的集成电路统计时序分析方法，所述先进工艺是指40nm以下工艺，低电压是指集成电路的工作电压低于晶体管阈值电压0.35V；所述集成电路的电路路径中包含至少两级电路单元；所述方法包括以下步骤：