[发明专利]全加器集成电路、四输入复用器集成电路及其使用方法

说明书

公开全加器集成电路、四输入复用器集成电路及其使用方法。示例实施例提供一种用于改进集成电路(IC)的面积和功率的使用全加器集成电路(ADDF)的方法，包括：接收三个输入信号并生成三个相应的互补输出信号；使用生成的三个相应的互补输出信号中的两个互补输出信号和三个输入信号中的一个来生成内部信号；使用生成的三个相应的互补输出信号中的互补输出信号、生成的内部信号和生成的内部信号的互补内部信号来生成输出求和信号；以及使用生成的三个相应的互补输出信号中的两个互补输出信号、生成的内部信号和互补内部信号来生成进位信号。这里的示例实施例还提供一种用于减小IC的面积的四输入复用器集成电路(MXT4)。

本申请要求于2018年11月5日提交到印度知识产权局的第201841041881号印度专利申请的优先权的权益，所述印度专利申请的公开通过整体引用包含于此。

技术领域

本公开的示例实施例涉及半导体集成电路的领域。例如，至少一些示例实施例涉及产生用于高密度标准单元库的改进的(或者可选地，优化的)面积和功率高效的单元结构。

背景技术

设计集成电路(IC)的通用方法可利用标准单元的库和行为电路模型来描述IC的功能。标准单元通常包括基本的逻辑门(诸如，或门、与非门、或非门、与门、异或门、反相器等)以及具有逻辑门尺寸的阵列的类似逻辑单元。这些单元还包括顺序电路元件(诸如，用于存储器要求的锁存器和触发器)。通常，标准单元的库由布局设计者手动生成。

为了将IC设计为利用更少的面积，可使用具有面积高效电路的高密度标准单元库来帮助减小块级(block level)面积。在设计规则检查(DRC)严格的技术中，布局中使用的每个金属连接造成布线(routing)拥塞，并导致更高的块级面积。因此，为了改进(或者可选地，优化)单元级面积，可能需要研究每个电路，以试图减少(或者可选地，最小化)连接的数量，并改进(或者可选地，最大化)布局中共享的功率。

图1示出传统的全加器(ADDF)电路，其中，传统的ADDF电路包括8个传输门(TG)和7个反相器。

传统的ADDF基于传输门，其中，输入A、B或CI不直接给予传输门，使得电路的输入电容恒定且不随输入条件变化。此外，传统的ADDF可利用缓冲器用于输入，这会增大面积开销。此外，输入通过根据输入的传输门传输。由于大量的传输门，在布局中存在额外的金属连接，这导致面积损失(penalty)。取决于输入信号条件，传输门中的一些被导通，输入信号被传输并且输出求和(SUM)和输出进位(carryout，CO)信号被生成。

图2示出传统的四输入复用器(MXT4)，其中，输入被反相并基于选择输入信号通过不同的传输门传输。由于传统的MXT4中存在大量的传输门，因此可能存在大量的金属连接和大的布线复杂性，从而导致面积开销。传统的MXT4具有6个输入信号A、B、C、D、S0和S1。因此，根据S0和S1信号的4种输入组合，输入(A、B、C、D)信号中的一个信号到达输出Y。此外，根据S0和S1的组合，传输门被导通，输入被传输到输出Y。

发明内容

示例实施例提供一种用于高密度标准单元库的面积和功率高效的全加器(ADDF)电路和/或4输入复用器(MXT4)电路。

这里的至少一些示例实施例提供一种全加器(ADDF)电路。

在一些示例实施例中，ADDF包括：互补信号生成器电路，被配置为：接收三个输入信号，并基于所述三个输入信号中的各个输入信号生成三个互补输出信号，其中，所述三个输入信号各自具有高逻辑电平和低逻辑电平中的一个；内部信号生成器电路，被配置为：基于所述三个互补输出信号中的两个和所述三个输入信号中的一个生成内部信号；求和输出信号生成器电路，被配置为：基于所述三个互补输出信号中的一个、内部信号和互补内部信号，生成输出求和(SUM)信号，其中，互补内部信号与内部信号互补；以及进位信号生成器电路，被配置为：基于所述三个互补输出信号中的两个、内部信号和互补内部信号，生成进位信号(CO)。