[发明专利]一种快速下电时的输出保护电路

说明书

本发明揭示了一种快速下电时的输出保护电路，接设于LDO的环路中输入电压VDD、输出电压VOUT之间，该输出保护电路包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2，其中高压LDMOS管M2的漏极与输入电压VDD相连接，LDMOS管M2的源极与NMOS管M1的漏极相连接，NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地。应用本发明的电路结构改良设计，实现了在输入电压快速下电时输出电压不会过量下降而持续保持在正常范围，同时该电路的面积需求小、利于集成设计，并利用电流钳位可靠地降低了输出保护电路的功耗。

技术领域

本发明涉及一种电压保护电路，尤其涉及一种低成本、低功耗地隔绝快速下电时延时效应、稳定输出的保护电路。

背景技术

随着电子应用科技的日新月异，作为硬件基础的顺势发展，其中微电子方面也在不断层出的技术问题中不断突破、发展。在诸多应用系统的微电子设计中，不同电子器件都需要大小各不相同的额定电压进行驱动，尤其在系统级的多电子元器件模组中，只要其中一个电子元器件无法正常工作，将很大程度上导致系统无法正常实现功能或崩溃。因此对各类元器件的供能端与输入电压之间需要接入低压差线性稳压器，即业内术语简称的LDO，从而实现对高输入电压向低压的转换输出。

然而，输入电压如果快速从高压降至低压时，即常规的关断输入或切换档位，由于LDO构成的环路客观存在的延时，环路的输出电压将很大可能地也下降过半，这无疑造成了部分电子元器件的失电中断。由此可见，输出电压的过多下降，造成了系统工作的不稳定。

需要说明的是，在MOS管设计和生产应用领域中，低压通常指的是MOS管的VGS、VDS压差需小于5V的情况；而高压MOS管指的是VGS5V、但VDS大于5V的器件。

发明内容

本发明的目的旨在提出一种快速下电的输出保护电路，以解决输出电压受LDO环路延时效应下降过低而影响系统工作稳定性的问题。

本发明实现上述目的的技术解决方案是，一种快速下电时的输出保护电路，接设于LDO的环路中输入电压VDD、输出电压VOUT之间，其特征在于：所述输出保护电路包括齐纳二极管D1、低压NMOS管M1和高压LDMOS管M2，其中高压LDMOS管M2的漏极与输入电压VDD相连接，高压LDMOS管M2的源极与低压NMOS管M1的漏极相连接，低压NMOS管M1的源极与LDO的输出连接为输出电压VOUT，齐纳二极管D1的负极与两个MOS管的共栅节点A相接于输入电压VDD，且齐纳二极管D1的正极接地。

进一步地，所述输入电压VDD的电压范围介于3V-100V，输出电压VOUT介于3V-5V，所述快速下电的时间小于1秒。

进一步地，所述输入电压VDD与所述共栅节点A之间设有钳位电流的电阻R1。

更进一步地，所述电阻R1与反向的齐纳二极管D1串联所构成的支路中，共栅节点A的电压受齐纳二极管D1的钳位跟随至输入电压VDD的下电下限。

进一步地，所述输入电压VDD与所述高压LDMOS管M2的漏极之间设有钳位电流的电阻R2。

应用本发明的电路结构改良设计，具备突出的实质性特点和显著的进步性：该输出保护电路实现了在输入电压快速下电时输出电压不会过量下降而持续保持在正常范围，同时，该电路的面积需求小、利于集成设计，并利用电流钳位可靠地降低了输出保护电路的功耗。

附图说明

图1是本发明快速下电时输出保护电路的元器件组成及接线示意图。

具体实施方式

以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握，从而对本发明的保护范围做出更为清晰的界定。