[发明专利]带内重定时器寄存器访问

说明书

从第一设备的特定寄存器访问数据，该第一设备经由包括至少一个重定时器设备的链路连接到第二设备。特定寄存器对应于在与重定时器的带内事务中发送的请求，并且数据对应于与重定时器的特定事务。在第一设备处生成至少一个有序集合以包括用数据编码的位子集，其中具有编码的位子集的有序集合将在链路上发送，并且位子集将由重定时器在特定事务中进行处理。

本申请是申请日为2017年2月22日、申请号为201780012518.9的同名专利申请的分案申请。

相关申请的交叉引用

本申请要求于2016年6月30日提交的题为“IN-BAND RETIMER REGISTER ACCESS”的美国申请序号15/198,605的优先权，该申请要求于2016年3月21日提交的题为“IN-BANDRE-TIMER REGISTER ACCESS”的美国临时专利申请序号62/310,932的权益。在先申请的公开内容被认为是本申请的公开内容的一部分，并且通过引用方式并入本文。

技术领域

本公开涉及计算系统，并且具体而言(但非排他性地)涉及点对点互连。

背景技术

半导体处理和逻辑设计的进步已经允许增加可能存在于集成电路器件上的逻辑量。作为必然结果，计算机系统配置已经从系统中的单个或多个集成电路发展到存在于各个集成电路上的多个核、多个硬件线程和多个逻辑处理器，以及集成在这样的处理器内的其它接口。处理器或集成电路通常包括单个物理处理器管芯，其中处理器管芯可以包括任何数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中心等。

由于在较小的封装中适合更大的处理能力的能力，较小的计算设备已经增加了普及度。智能手机、平板电脑、超薄笔记本电脑和其它用户设备呈指数级增长。然而，这些较小的设备依赖于服务器，同时用于数据存储和超出外形尺寸的复杂处理。因此，高性能计算市场(即服务器空间)的需求也增加了。例如，在现代服务器中，通常不仅存在具有多个核的单个处理器，而且还有多个物理处理器(也被称为多个插槽)以增加计算能力。但随着处理能力随着计算系统中设备的数量而增长，插槽和其它设备之间的通信变得更加关键。

实际上，互连已经从主要处理电通信的更传统的多点总线发展到促进快速通信的完全互连架构。不幸的是，随着对未来处理器以甚至更高速率消耗的需求，对应的需求被强加于现有互连架构的能力。

附图说明

图1示出了包括互连架构的计算系统的实施例。

图2示出了包括分层堆栈的互连架构的实施例。

图3示出了要在互连架构内生成或接收的请求或分组的实施例。

图4示出了用于互连架构的发射器和接收器对的实施例。

图5A-5C示出了用于确定链路的一个或多个子链路中的错误的测试模式的示例性实施方式的简化框图。

图6A-6B示出了包括一个或多个扩展设备的示例性链路的简化框图。

图7示出了具有增强型物理层逻辑单元的重定时器的示例性实施方式的简化框图。

图8是示出增强训练序列访问一个或多个重定时器的寄存器的示例性使用的简化框图。

图9是示出增强训练序列访问一个或多个重定时器的寄存器的示例性使用的简化框图。

图10示出了示例性增强训练序列的简化框图。

图11A-11C是示出与利用重定时器的寄存器有关的示例性技术的流程图。

图12示出了用于包括多核处理器的计算系统的框图的实施例。

图13示出了用于包括处理器的计算系统的框图的另一实施例。

图14示出了用于包括多个处理器的计算系统的方框的实施例。