[发明专利]一种数字信号处理系统

说明书

本发明公开了一种数字信号处理系统，涉及通用计算框架、计算机体系结构、CPU指令集设计、数字信号处理领域，包括硬件、批处理指令结构和编译系统；所述硬件包含一个或多个存储器，以及一个或多个运算单元；所述运算单元的输入与所述存储器通过总线直接连接，所述存储器被设置为直接存取；所述编译系统输出含有所述批处理指令结构的控制序列，所述控制序列由所述硬件执行，并控制所述硬件的行为。本发明面向存储器直接存取，不设置指令可寻址的通用寄存器，每条指令都是针对存储器一批次数据的处理，本发明指令结构具有CPU的可编程性，通用性。通过编译系统，合理分配跨指令的地址进一步减少数据块的搬运。

技术领域

本发明涉及通用计算框架，计算机体系结构，CPU指令集设计，数字信号处理领域，尤其涉及一种对数字信号处理进行加速的体系结构。

背景技术

通用计算框架，包括CISC、RISC、VLEW等，其中关键的特性是硬件框架与对应的指令结构存在很大的差异。数字信号处理，包含大量批量数据的处理。普通CPU只能是分解成一个一个的基本指令完成，DSP核也是同样的思路，只是在处理单元上增加了特殊的硬件操作，如硬件乘加器，增加一次指令的操作效率。从存储器取数到通用寄存器，再到硬件处理，最后保存结果回到通用寄存器。这些体系结构中，由于使用通用寄存器周转，受限通用寄存器的有限数量，仍存在数据调动困难，执行效率不高的问题。

近年来，随着计算技术发展，数字信号处理的需求越来越旺，各种加速处理的定制硬件技术也在不断提出。但是这种技术限于固定的加速处理算法，只能在特定处理中有加速作用，换到其他领域则不合适应用，缺乏通用性。

因此，本领域的技术人员致力于开发一种对数字信号处理进行加速的体系结构，既能加速各类数字信号处理，又能适应算法的不断调整，具备编程的通用性。这种通用加速体系结构可以在大部分数字信号处理算法中获得应用，并体现强于CPU、DSP核的加速能力。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何设计一种数字信号处理的体系结构，使得其在提高数据吞吐率的同时，依然能适应算法的调整，具有软件可编程的通用性。

为实现上述目的，本发明提供了一种数字信号处理系统，包括硬件、批处理指令结构和编译系统；所述硬件包含一个或多个存储器，以及一个或多个运算单元；所述运算单元包含执行数字信号处理的基本硬件模块，具有一个或多个输入，以及一个输出；所述运算单元的输入与所述存储器通过总线直接连接，所述存储器被设置为直接存取；所述编译系统输出含有所述批处理指令结构的控制序列，所述控制序列由所述硬件执行，并控制所述硬件的行为。

进一步地，所述运算单元是乘加器或者移位器。

进一步地，每个所述运算单元的输出结果，被设置为直接写回所述存储器或者直接反馈至所述运算单元的输入。

进一步地，所述批处理指令结构支持单指令多操作的控制模式；所述多操作的具体参数在软件编程时通过指令明确指定。

进一步地，所述批处理指令结构的具体参数包含操作码、连续操作次数、输入数据块地址、输入数据读取方式、输出数据块地址、输出数据存入方式；不包含可寻址的通用寄存器字段。

进一步地，所述操作码包含乘法操作、加法操作、乘加操作和移位操作。

进一步地，所述输入数据读取方式和所述输出数据存入方式包含递增、递减、蝶形模式。

进一步地，当所述硬件包含多个所述运算单元时，所述硬件扩展成并行处理的结构，所述连续操作次数扩展为每个所述运算单元的连续操作次数和所述硬件包含的所述运算单元的个数。

进一步地，当所述硬件包含多个所述运算单元时，所述硬件扩展成并行处理的结构，所述总线宽度也扩展成与所述运算单元个数一一对应的宽度；所述批处理指令结构扩展为对多个所述运算单元的控制。