[发明专利]一种FPGA码流的加解密装置及方法

说明书

本申请公开了一种FPGA码流的加解密装置及方法，该装置包括：配置数据码流，判断是否需要对所述数据码流进行加密；若采用第一加密方式进行加密，生成第一加密码流及第一加密同步字，若采用第二加密方式进行加密，生成第二加密码流及第二加密同步字；接收加密的数据码流，检测所述加密的数据码流中是否存在加密同步字；若检测到第一加密同步字，采用第一解密方式对所述加密的数据码流进行解密，若检测到第二加密同步字，采用第二解密方式对所述加密的数据码流进行解密。

技术领域

本发明涉及电子技术领域，特别涉及一种FPGA码流的加解密装置及方法。

背景技术

可编辑逻辑门阵列(FPGA)在目前的电子系统设计中，因为其灵活方便被广泛的使用，但基于静态存储器(SRAM)的FPGA需要从外部写入码流进行配置，在配置过程中码流很容易被截获，这对FPGA芯片的安全性造成了极大威胁，因此FPGA芯片的加密逐渐受到设计人员的重视。现有的FPGA部分没有采用加密技术，特别是大多数中端和低端芯片，如采用加密多数采用高级加密标准(AES)或者数据加密标准(DES)的加密算法对FPGA进行加密，还没有任何一款FPGA同时采用两种不同的加密算法，特别是采用分组密码标准(SM4)算法。

发明内容

本发明的目的在于提供一种FPGA码流的加解密装置及方法，可选择不同的加解密方式对数据码流进行加解密。

为了解决上述问题，本申请公开了一种FPGA码流的加解密方法，包括：

配置数据码流，判断是否需要对所述数据码流进行加密；

若采用第一加密方式进行加密，生成第一加密码流及第一加密同步字，若采用第二加密方式进行加密，生成第二加密码流及第二加密同步字；

接收数据码流，检测所述数据码流中是否存在加密同步字；

若检测到第一加密同步字，采用第一解密方式对所述加密的数据码流进行解密，若检测到第二加密同步字，采用第二解密方式对所述加密的数据码流进行解密。

在一个优选例中，采用第一加密方式进行加密的过程包括：随机生成第一密钥，对所述第一密钥进行密钥扩展，对所述数据码流进行加密，并加入第一加密同步字。

在一个优选例中，采用第二加密方式进行加密的过程包括：随机生成第二密钥，对所述第二密钥进行密钥扩展，对所述数据码流进行加密，并加入第二加密同步字。

在一个优选例中，采用第一解密方式进行解密的过程包括：对所述第一密钥进行密钥扩展操作生成第一解密密钥，根据所述第一解密密钥对所述加密的数据码流进行解密。

在一个优选例中，采用第二解密方式进行解密的过程包括：对所述第二密钥进行密钥扩展操作生成第二解密密钥，根据所述第二解密密钥对所述加密的数据码流进行解密。

在一个优选例中，所述第一加密方式和所述第二加密方式为AES或SM4加密方式，且所述第一加密方式和所述第二加密方式为不同的加密方式。

在一个优选例中，所述第一解密方式和所述第二解密方式为AES或SM4解密方式，且所述第一解密方式和所述第二解密方式为或SM4解密方式为不同的解密方式。

本申请还公开了一种FPGA码流的加解密装置包括：

同步字检测模块，接收数据码流，并检测加密同步字；

密钥存储模块，用于存储第一密钥及第二密钥；

密钥扩展模块，根据所述第一密钥或第二密钥生成相应的第一解密密钥或第二解密密钥；

解密模块，根据所述第一解密密钥或第二解密密钥对加密的数据码流进行解密操作。