[发明专利]一种FPGA码流的加解密装置及方法

权利要求书

1.一种FPGA码流的加解密方法，其特征在于，包括：

配置数据码流，判断是否需要对所述数据码流进行加密；

若采用第一加密方式进行加密，生成第一加密码流及第一加密同步字，若采用第二加密方式进行加密，生成第二加密码流及第二加密同步字，其中，采用第一加密方式进行加密的过程包括：随机生成第一密钥，对所述第一密钥进行密钥扩展，对所述数据码流进行加密，并加入第一加密同步字，采用第二加密方式进行加密的过程包括：随机生成第二密钥，对所述第二密钥进行密钥扩展，对所述数据码流进行加密，并加入第二加密同步字；其中，根据选择采用所述第一或第二加密方式对配置给FPGA芯片的数据码流进行加密，以提高FPGA芯片的安全性；

所述FPGA芯片接收加密的数据码流，检测所述加密的数据码流中是否存在加密同步字；

若检测到第一加密同步字，采用第一解密方式对所述加密的数据码流进行解密，若检测到第二加密同步字，采用第二解密方式对所述加密的数据码流进行解密。

2.如权利要求1所述的方法，其特征在于，采用第一解密方式进行解密的过程包括：对所述第一密钥进行密钥扩展操作生成第一解密密钥，根据所述第一解密密钥对所述加密的数据码流进行解密。

3.如权利要求1所述的方法，其特征在于，采用第二解密方式进行解密的过程包括：对所述第二密钥进行密钥扩展操作生成第二解密密钥，根据所述第二解密密钥对所述加密的数据码流进行解密。

4.如权利要求1所述的方法，其特征在于，所述第一加密方式和所述第二加密方式为AES或SM4加密方式，且所述第一加密方式和所述第二加密方式为不同的加密方式。

5.如权利要求1所述的方法，其特征在于，所述第一解密方式和所述第二解密方式为AES或SM4解密方式，且所述第一解密方式和所述第二解密方式为不同的解密方式。

6.一种FPGA码流的加解密装置，其特征在于，包括：

加密模块，用于对数据码流进行加密，若采用第一加密方式进行加密，生成第一加密码流及第一加密同步字，若采用第二加密方式进行加密，生成第二加密码流及第二加密同步字，其中，采用第一加密方式进行加密的过程包括：随机生成第一密钥，对所述第一密钥进行密钥扩展，对所述数据码流进行加密，并加入第一加密同步字，采用第二加密方式进行加密的过程包括：随机生成第二密钥，对所述第二密钥进行密钥扩展，对所述数据码流进行加密，并加入第二加密同步字；其中，所述加密模块根据选择采用所述第一或第二加密方式对配置给FPGA芯片的数据码流进行加密，以提高FPGA芯片的安全性；

同步字检测模块，接收数据码流，并检测加密同步字；

密钥存储模块，用于存储第一密钥及第二密钥；

密钥扩展模块，根据所述第一密钥或第二密钥生成相应的第一解密密钥或第二解密密钥；

解密模块，根据所述第一解密密钥或第二解密密钥对加密的数据码流进行解密操作。

7.如权利要求6所述的装置，其特征在于，所述第一解密方式和所述第二解密方式为AES或SM4解密方式，且所述第一解密方式和所述第二解密方式为不同的解密方式。