[发明专利]一种集成结构的制备方法以及由此得到的铜互连线与介质层集成结构

说明书

本发明涉及一种集成结构的制备方法，包括以下步骤：S1，在半导体衬底上，经过单大马士革工艺首先形成包括第一铜互连线和第一介质层的单镶嵌式复合层；S2，通过等离子刻蚀去除部分第一介质层，露出第一铜互连线的顶部，第一铜互连线之间的第一介质层下沉形成第一介质层凹槽；S3，沿着第一介质层凹槽和凸起的第一铜互连线沉积覆盖层，形成第一凹槽式覆盖层。本发明还提供根据上述的制备方法得到的铜互连线与介质层集成结构。本发明通过凹槽式覆盖层形成集成结构，其中，铜互连线的顶部被更好地包覆了绝缘层，因此有效地降低了电场作用下，电流密度的尖端聚集效应，有效改善铜互连线顶端之间的电场强度分布。

技术领域

本发明涉及集成电路结构，更具体地涉及一种集成结构的制备方法以及由此得到的铜互连线与介质层集成结构。

背景技术

随着超大规模集成电路特征尺寸不断减小，铜互连线内部电场强度不断增强，以及低介电常数(k)介质材料的应用，时间相关介质击穿(TDDB)成为最为严重的可靠性问题之一。在电场作用下，介质层内铜离子的扩散，会加速产生TDDB问题，使介质层的特性发生严重退化，引起很高的漏电电流和击穿，最终导致电路器件永久失效。

研究表明，铜互连线与低k介质层集成结构(铜互连线-低k介质层集成结构)的TDDB非常依赖于互连线之间的电场强度。当互连线的线宽接近于互连线的间距时，随着线宽的减小，互连线上的电场分布会明显增强，而且会出现电场增强效应。铜互连线上电场强度分布主要有两个影响因素。首先，铜互连线结构具有一定倾斜角，形成铜互连线之间的间距上窄下宽。根据公式E＝V/s(E为电场强度，V为铜互联线之间电压，s为铜互连线之间的平均间距)，铜互连线顶部区域，因其较窄的间距，具有更高的电场强度分布。同时，在铜互连线顶部和底部拐角或边缘处，由于其尖端结构特征，产生电流密度分布最为集中区域。根据公式E＝kQ/s²(E为电场强度，k为库伦常数，Q为铜互连线顶部边缘处电流，s为铜互连线之间的平均间距)，当区域电流密度增强，区域电场强度会急剧增加。综上两个因素，铜互连线顶部边缘处具备最强的电场强度分布，铜互连线顶层之间的局部区域属于介质层最薄弱区，容易形成金属离子扩散途径，也是产生TDDB的常见区域。

发明内容

为了解决上述现有技术存在的TDDB问题，本发明旨在提供一种集成结构的制备方法以及由此得到的铜互连线与介质层集成结构。

本发明提供一种集成结构的制备方法，包括以下步骤：S1，在半导体衬底上，经过单大马士革工艺首先形成包括第一铜互连线和第一介质层的单镶嵌式复合层；S2，通过等离子刻蚀去除部分第一介质层，露出第一铜互连线的顶部，第一铜互连线之间的第一介质层下沉形成第一介质层凹槽；S3，沿着第一介质层凹槽和凸起的第一铜互连线沉积覆盖层，形成第一凹槽式覆盖层。优选地，第一介质层由低/超低介电常数介电质形成，第一凹槽式覆盖层由高介电常数介电质形成。

所述步骤S1还包括对单镶嵌式复合层的表面进行化学机械抛光处理。

所述第一介质层为低介电常数的SiCOH层。

所述第一凹槽式覆盖层为高介电常数的SiN层。

该制备方法还包括以下步骤：S4，在第一凹槽式覆盖层上，经过双大马士革工艺形成包括第二铜互连线和第二介质层的双镶嵌式复合层；S5，通过等离子刻蚀去除部分第二介质层，露出第二铜互连线的顶部，第二铜互连线之间的第二介质层下沉形成第二介质层凹槽；S6，沿着第二介质层凹槽和凸起的第二铜互连线沉积覆盖层，形成第二凹槽式覆盖层。

所述步骤S4还包括对双镶嵌式复合层的表面进行化学机械抛光处理。

所述第二介质层为低介电常数的SiCOH层。

所述第二凹槽式覆盖层为高介电常数的SiN层。

本发明还提供根据上述的制备方法得到的铜互连线与介质层集成结构。