[发明专利]一种基于FPGA的短波数字接收机

权利要求书

1.一种基于FPGA的短波数字接收机，包括上位机，其特征是，还包括采样和信号处理模块，电路监测、配置模块和数据传输模块；采样和信号处理模块、电路监测、配置模块通过数据传输模块与上位机进行数据交换，并通过上位机进行后续的数字信号处理；

采样和信号处理模块包括ADC和主FPGA及主FPGA的外设，ADC采用LTC2207，主FPGA采用10CX220YF780E5G，主FPGA外设包括与主FPGA连接的时钟发生器、模拟前端控制接口和DDR3内存；

电路监测、配置模块包括副FPGA及副FPGA外设，副FPGA采用10M08SAU169C8G，副FPGA外设包括与副FPGA连接的供电单元、时钟发生器、LTC2991、AD7291、外置配置闪存MT28EW01GABA、主FPGA手动重配置按键、主FPGA电源按键、电路工作指示LED；其初始化时钟使用其内部的时钟发生器，副FPGA初始化之后，其数据接口的控制以及数据接收发送所需要的时钟由时钟发生器产生；

数据传输模块包括USB3.0芯片及其外围电路，USB3.0芯片采用CYUSB3014，CYUSB3014通过32位GPIF II接口连接主FPGA，采用四线QSPI总线与副FPGA连接，副FPGA通过CYUSB3014与上位机进行数据通信，以发送电路板电压电流信息以及在主FPGA启动失败时重新传输配置文件并对外置配置闪存进行写入操作；CYUSB3014将接收的多路通信及雷达数据传输至上位机，读取或写入外置配置闪存、读取电路板电路电压、电流信息，接收机各通道工作状态，并控制接收机各通道的开启与关闭。

2.如权利要求1所述的基于FPGA的短波数字接收机，其特征是，时钟发生器采用芯片Si5332A，产生五路时钟，其中三路时钟连接主FPGA，分别用于AD采样基准时钟、DDR3基准时钟以及GPIF II接口基准时钟；其中一路时钟用于外部时钟输出，其中一路连接副FPGA，用于主FPGA配置通信和与USB3.0数据传输模块的通信；所有时钟连线均采用LVDS差分线；芯片Si5332A的时钟输入由工作条件决定，测试模式下，其时钟由20MHz晶体振荡器产生；工作模式下，其时钟由外部GPS或北斗同步模块提供。

3.如权利要求1所述的基于FPGA的短波数字接收机，其特征是，供电单元包括3.3V、5V单电源、0.9V、0.95V、1.8V电源和可调电压，3.3V单电源采用LMZ31506 DC-DC芯片，5V单电源采用LMZ31503 DC-DC芯片，0.9V供电使用LMZ31520 DC-DC芯片，0.95V和1.8V供电使用LDO芯片TPS7A89，可调电压使用TPS7A7100可调LDO，可调范围为1.2V-3.3V。