[发明专利]伺服内部控制周期动态跟随EtherCat总线同步周期的方法

说明书

发明公开了一种伺服内部控制周期动态跟随EtherCat总线同步周期的方法。记伺服内部控制周期时间为T，EtherCat总线同步周期时间为Tesync。若n×T大于EtherCat总线周期，则强制提前生成伺服内部控制周期信号，以保持与总线同步周期信号同步；若反之，n×T小于EtherCat总线同步周期，则即使应该生成伺服内部控制信号的时间点到了，也不产生，而是等待总线同步信号到来，一旦到来，立即产生最后一个伺服内部控制周期信号，以保持与总线同步周期信号的同步。以后每一个EtherCat总线同步周期都按照上述原则同样处理。本发明采用伺服内部控制周期信号与总线同步周期信号动态调整以消除动态误差方式，消除了因非同源时钟间的固有偏差导致的同步信号间的误差，保持了各级从站最终的同步。

技术领域

本发明涉及一种EtherCat总线同步周期动态调整误差的方法，具体讲是，EtherCat总线型伺服内部控制周期动态跟随EtherCat总线同步周期的方法，属于伺服电机控制领域。

背景技术

目前，EtherCat总线型伺服驱动器，总线的同步信号由于受到上位机处理以及通讯内容大小的影响，EtherCat总线同步周期往往大于伺服内部控制周期。我们通常采取的方法是设定EtherCat总线同步周期是伺服内部控制周期的整数n(n≥1)倍。如，本发明的验证平台设定EtherCat总线同步周期为2ms，伺服内部控制周期为125us，即每个EtherCat总线同步周期内会有16个伺服内部控制周期，而每个EtherCat总线同步周期时间段内的16个伺服内部控制周期是自己根据本地时钟产生，由于本地时钟与总线时钟为非同源时钟，非同源时钟存在固有偏差，从而这个本地时钟产生的伺服内部控制周期信号在最后一个(第16个)与EtherCat总线同步周期信号间肯定会产生误差。

现有一般的架构是EtherCat从站生成的总线同步信号传输给可编程逻辑器件(FPGA/CPLD)，可编程逻辑器件(FPGA/CPLD)会根据自己内部时钟生成伺服内部控制周期信号给算法处理器单元，并且会根据总线同步信号修正EtherCat总线同步周期内最后一个伺服内部控制周期信号的生成时间点，使之与EtherCat总线同步周期信号到来点一致，即在最后一个伺服内部控制周期，集中强制同步。也有不经过可编程逻辑器件(FPGA/CPLD)的，而是把从站芯片出来的总线同步信号直接接到MCU上的，但原理一样，都是通过总线同步周期信号集中强制同步伺服内部控制周期信号。

现有技术中，消除上述误差的方法是：

如图2所示，若本地时钟生成的伺服内部控制周期总体慢于EtherCat总线同步周期时，会在一个EtherCat总线同步周期内的最后一个伺服内部控制周期(第16个伺服内部控制周期)上表现为EtherCat总线同步周期信号比本应该生成的伺服内部控制周期信号早ΔT时间到来，这个时候，强制提前生成伺服内部控制周期信号，以保持与EtehrCat总线同步周期信号的同步，以后每一个EtehrCat总线同步周期都是同样处理。结果表现为，每个EtehrCat总线同步周期内，最后一个伺服内部控制周期都比其他的伺服内部控制周期短，重复出现，该现象不会随时间的推移而消除，会对伺服性能产生影响。

如图4所示，若本地产生的伺服内部控制周期总体快于EtherCat总线同步周期时，会在一个EtherCat总线同步周期内的最后一个伺服内部控制周期(第16个伺服内部控制周期)上表现为EtherCat总线同步周期信号比本应该生成的伺服内部控制周期信号晚ΔT时间到来，这个时候，即使从站应该生成最后一个伺服内部控制周期信号的时间点到了，也不产生，而是等待EtherCat总线同步周期信号到来，一旦到来，立即产生最后一个伺服内部控制周期信号以保持与EtherCat总线同步周期信号的同步，以后每一个EtherCat总线同步周期都是同样处理，结果表现为，每个EtherCat总线同步周期内，最后一个伺服内部控制周期都比其他的伺服内部控制周期长，重复出现，该现象不会随时间的推移而消除，会对伺服性能产生影响。

发明内容