[发明专利]一种半导体器件失效检测方法

说明书

本发明公开了一种半导体器件失效检测方法，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件失效检测方法。

背景技术

在半导体器件的研发和生产过程中，失效分析是改善工艺条件、提高产品良率不可或缺的重要手段。失效分析流程中，最基本、最重要的步骤就是失效位置的定位，定位的精度直接影响后续的分析；因此，如何准确的定位到失效位置尤为关键。

但是，在目前的三维存储器产品中，阵列区结构为字线层堆叠模式，随着堆叠层数越来越多(≥32层)，阵列区范围越来越大(≥3mm*6mm)，阵列区的失效将成为主要的失效模式。其中，针对字线与源极间发生短路类型的失效，由于器件结构的特殊性，阵列区内源极呈分多段的不连续状态，常规的测量方案只能分段测试来确定字线与源极间的漏电路径；不仅如此，由于纳米点针台的测量范围有限，传统的方法无法判断字线层与源级间的漏电路径从而无法实现三维存储器阵列区字线与源极间短路失效位置的定位。

由此可见，本领域现阶段亟需一种半导体器件栅极与源极之间进行短路检测方法，以实现短路失效位置的精准定位与表征。

发明内容

有鉴于此，本发明的主要目的在于提供一种半导体器件失效检测方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种半导体器件失效检测方法，用于对所述半导体器件的栅极与源极之间进行短路检测，所述半导体器件至少包括：衬底、在所述衬底上层叠排列的多层栅极层、在所述衬底上表面分立分布的多个源极区、所述衬底的接触栓塞和所述栅极层的接触栓塞；其中，所述衬底与所述源极区之间形成PN结；所述方法包括以下步骤：

在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，测量流过所述衬底的接触栓塞与所述栅极层的接触栓塞的电流值；

基于所述电流值的测量结果，判断所述半导体器件的栅极与源极之间是否短路。

上述方案中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：对所述半导体器件进行处理，以使所述衬底的接触栓塞与所述栅极层的接触栓塞暴露出来。

上述方案中，所述电流值通过纳米点针台进行测量；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：使用所述纳米点针台的一根针连接所述衬底的接触栓塞，使用所述纳米点针台的另一根针连接所述栅极层的接触栓塞。

上述方案中，所述衬底与所述源极区之间形成PN结具体包括：所述衬底为P型掺杂，所述源极区为N型掺杂；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞上加正电压，在所述栅极层的接触栓塞上加负电压。

上述方案中，所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压的步骤之前，所述方法还包括：在所述多层栅极层中找出与所述多个源极区存在短路连接的第一栅极层；

所述在所述衬底的接触栓塞与所述栅极层的接触栓塞之间加电压，具体包括：在所述衬底的接触栓塞与所述第一栅极层的接触栓塞之间加电压。

上述方案中，所述第一栅极层通过电压衬度对比法找出。