[发明专利]一种多路信号快慢判决电路

说明书

本发明提供了一种多路信号快慢判决电路，所述多路信号快慢判决电路通过比较器门限可以同时对多路输入信号快慢进行判决，一旦检测到输入最快信号，电路会自动屏蔽其他通道信号，实现了高精准的信号判决，并且电路结构简单，可广泛应用于各种集成电路设计中。

技术领域

本发明涉及集成电路设计领域，尤其涉及一种多路信号快慢判决电路。

背景技术

快慢判决电路的功能是判断多个输入信号(时钟信号)的上升沿/下降沿的快慢关系，在集成电路中有着广泛的应用，是时间-数字转换器(TDC，Time-Digital Converter)，鉴频鉴相器(PFD，Phase-Frequency Detector)等模块电路的核心单元。在全数字锁相环、核医学影像，激光范围探测，高能物理中检测粒子的半衰期等许多应用场合都依赖快慢判决电路鉴别微小的时间(相位)差。快慢判决电路采用全数字工艺实现，随着工艺尺寸逐渐缩小，具有可移植性好的优势。此外，全数字的快慢判决电路具有更好的噪声免疫特性，功耗也更低。

传统的快慢判决电路采用的差分对比较器输入结构通常只能对两路信号进行判决，并且其对信号相位要求严格不易实现；另一种采用敏感放大触发器(SAFF，Sensitiv-ity Amplifier Flip-Flop)结构，这种结构对输入信号要求较低，但是此种电路结构复杂，硬件消耗和功耗都比较大，不适用于集成电路设计低功耗设计。

发明内容

针对上述技术问题，本发明提供了一种多路信号快慢判决电路，所述多路信号快慢判决电路通过比较器门限可以同时对多路输入信号快慢进行判决，一旦检测到输入最快信号，电路会自动屏蔽其他通道信号，实现了高精准的信号判决。

本发明采取的技术方案具体为：一种多路信号快慢判决电路，所述电路主要包括：多路判决电路、缓冲电路、RS锁存电路以及逻辑运算电路；其中，所述多路信号快慢判决电路具体对N路信号进行快慢判决，其中N为≥2的正整数。

进一步的，所述多路判决电路具体为N路。

更进一步的，所述多路判决电路的各路均包括一个比较器，所述比较器中输入信号VIN与参考电压VREF比较，当VINVREF时，所述比较器对应的当前路的判决电路输出为高电平；当VINVREF时，所述比较器对应的当前路的判决电路输出为低电平。

优选的，所述缓冲电路由N个缓冲器组成，用于将所述判决电路判决结果信号输出。

进一步的，RS锁存电路由N个RS锁存器组成，RS锁存电路中的N个锁存器共用一个使能信号EN，当使能EN有效时，所述缓冲电路的输出BUF_OUTN-1,0输入到所述RS锁存电路的S端。

优选的，所述RS锁存电路实现保持0状态和置1的功能。

进一步的，所述逻辑运算电路为所述多路信号快慢判决电路的控制电路，由N路逻辑运算电路组成。

进一步的，所述逻辑运算电路为所述多路判决电路的控制电路，具体过程为：所述逻辑运算电路采集各路RS锁存器的输出信号，根据采集到的信号控制多路判决电路中各路判决电路的使能端。

优选的，所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体为：当各路模拟信号开始输入时，若第i路输入信号变化最快，所述多路逻辑运算电路输出信号LOUTN-1,0中只有LOUTi为1，其他路逻辑运算电路输出为0，其中，0≤i≤N-1。

可选的，所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体步骤为：S1、控制电路采集N路RS锁存器输出信号作为其逻辑运算的N位输入信号；

S2、第i路逻辑运算电路控制其N位输入信号中的第i位输入信号接地，其它位输入信号直接从RS锁存器的输出信号采集，其中，0≤i≤N-1；

S3、对各路逻辑运算电路经所述接地处理后的N位输入信号进行逻辑运算；