[发明专利]浮动源极存储器架构中的感测

说明书

呈现了在NOR逻辑型的架构中，用于3D或平面非易失性存储器单元阵列中的快速数据检索、低功耗的算法，所述存储器单元连接在在可访问的漏极串和浮动的不可直接访问的源极串之间。

技术领域

本发明涉及被组织为NOR型存储器串的存储器单元(cell)的三维非易失性存储结构。更具体地，本发明涉及从这种存储器单元的结构检索数据，在这种存储器单元的结构中，每个存储器单元连接在可直接访问的漏极(drain)电极和浮动(floating)但不可直接访问的源极(source)电极之间。

背景技术

非易失性存储器单元通常在两个外部可访问的电节点(“电极”)之间串联(NAND)或并联(NOR)连接。与动态随机存取存储器(dynamic random-access memory，DRAM)单元相比，非易失性存储器单元在用于数据检索的存取之后或者在断电期间保留它们存储的信息。在典型的非易失性存储器单元中，数据以注入电荷的形式存储在隔离的电荷俘获层中，该注入电荷是通过例如Fowler-Nordheim隧道效应创建的。通常使用基于可测量的电流或可测量的电压电平改变的非破坏性方法来检索存储的信息。通常由“感测(sense)放大器”以数字信息的形式提供测量结果。电流法被称为“电流感测”，而电压改变法被称为“电压感测”。从这个角度来看，当用于电流感测时，感测放大器是数字电流表，或者当用于电压感测时，感测放大器是数字电压表。

图1A示出了美国专利7,046,568中描述的感测放大器电路，其能够进行电流感测和电压感测两者。图1B示出了基于图1的感测放大器电路的、在电流感测模式下操作的简化感测放大器电路。如图1A和1B所示，存储器单元100连接在位线(bit line，BL)101和接地参考之间，该位线101负载有大量寄生电容(由图1B的电容器102表示)。NMOS晶体管103和104以共源共栅(cascode)配置连接，以将存储器单元100偏置到与时间无关的漏极电压，从而保持存储器单元100中的电流恒定，而与节点106处的电势(信号SEN)无关。图1C示出了在图1B的电流感测操作中各种信号的电压波形。如图1B和1C所示，通过PMOS初始化晶体管105将节点106初始化为电源电压VDD，使得对电平敏感的PMOS晶体管110不导通，并且位线101保持在电压BLC-V_T，其中电压BLC是NMOS晶体管103的栅极电极处的电压，并且V_T是NMOS晶体管103的阈值电压。电容器107连接在节点106和电源电压VDD之间，该电容器107可以是相对于寄生位线电容器102具有较小电容的专用电容器(即，明确提供的电容器，而不是寄生电容器)。在时间T₁处，初始化晶体管105被截止，并且存储器单元100——取决于其导电状态——可以或可以不使电容器107放电。如果存储器单元100不导电，则节点106不会丢失任何电荷，并保持在其初始电压VDD，使得PMOS晶体管110不导通。在这种情况下，耦合的反相器之一的输出电极111保持在接地电平。然而，如果存储器单元100导电，则节点106上的电压降低。在时间T₂处，当节点106处的电压降低到“跳变点”(trip point，TP)电平117以下时，PMOS晶体管110变得导通，将输出电极111驱动到电源电压VDD。

电容器107执行两个角色——即，作为噪声滤波器和作为单元电流评估设备(通过时间积分)。存储器单元中的恒定电流使电容器107朝着TP电平117线性地(随着时间)放电。如图1C所示，不同的单元电流导致节点106的电压具有不同的斜率113和114，其中由波形114指示的更陡的斜率对应于更高的放电电流。当节点106上的电压越过TP电平117时，输出电极111上的电压改变逻辑状态，如波形115和116所示(分别对应于斜率113和114)。TP电平117对应于PMOS晶体管110的阈值电压。